BUCUR Mihnea-Alexandru

PROIECT Nr. 69

Îndrumător:
Prof. dr. ing. Moldoveanu Florin

2019
 Facultatea de Inginerie Electrică și Știința
Calculatoarelor
Departamentul de Automatică și Tehnologia
Informației

BUCUR Mihnea-Alexandru

Analiza și sinteza circuitelor

numerice I

Îndrumător:
Prof. dr. ing. Moldoveanu Florin

2019
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

FIȘA PROIECTULUI DE DISCIPLINĂ

Disciplina:
Analiza și sinteza circuitelor numerice I, an II/sem. 4.

Tema de proiect nr. 69:

Să se proiecteze un decodificator BCD 2421/7 segmente (logică combinațională). Se va
studia cazul în care elementele tubului de afişare cu 7 segmente sunt aprinse initial,
cât şi cazul în care elementele tubului sunt stinse inițial. Proiectarea se va referi la o
singură decadă.

Cerințe de proiectare:
În rezolvarea temei proiectului se vor trata următoarele puncte:
 Să se reprezinte funcțiile logice asociate circuitului combinațional prin forma
canonică disjunctivă (FCD), forma canonică conjunctivă (FCC), tabel de adevăr şi
diagrame Veitch-Karnaugh.
 Să se obțină formele minime disjunctive şi conjunctive pentru funcțiile logice
asociate decodificatorului BCD 2421/7 segmente (utilizându-se combinațiile
indiferente) prin metoda diagramelor Veitch-Karnaugh; de asemenea, se vor obține
formele minime disjunctive pentru două dintre funcțiile logice de ieşire, c și d, şi
prin metoda Quine-McCluskey.
 Să se implementeze fiecare funcție logică, independent, numai cu porți logice ŞI-NU
(se vor utiliza circuite integrate realizate în tehnologia TTL).
 Să se implementeze ansamblul funcțiilor logice numai cu porți logice ŞI-NU (se vor
utiliza circuite integrate realizate în tehnologia TTL).
 Să se implementeze ansamblul funcțiilor logice în următoarea variantă: primele trei
funcții logice de ieşire cu porți logice ŞI-NU (circuite integrate CMOS), iar
următoarele patru cu porți logice SAU-NU (circuite integrate TTL).
 Să se implementeze ansamblul funcțiilor logice cu MUX-uri de 8, respectiv 16 căi
(se vor utiliza circuite integrate realizate în tehnologia TTL).
 Să se implementeze ansamblul funcțiilor logice cu DMUX-uri de 8, respectiv 16 căi
şi porți logice ŞI-NU în prima variantă, respectiv ŞI în a doua variantă (se vor utiliza
circuite integrate realizate în tehnologia CMOS).
 Să se calculeze timpii de propagare „intrare-ieşire”, pentru toate schemele logice
obținute.
 Să se calculeze puterile disipate pentru toate schemele logice obținute.
 Să se compare soluțiile de implementare obținute.
 Se va face analiza, prin simulare, a tuturor schemelor logice obținute utilizându-se
pachetul de programe OrCAD.
Pe schemele logice obținute se vor specifica tipul şi gradul de utilizare al fiecărui circuit
integrat.

Bibliografia recomandată:
[1] Maican, S. – Sisteme numerice cu circuite integrate. Culegere de probleme, Ed.
Tehnică, Bucureşti, 1980.
[2] Ştefan, Gh. M., Bistriceanu, V. – Circuite integrate digitale. Probleme. Proiectare,
Ed. Albastră, Cluj-Napoca, 2000.

3
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

[3] Wakerly, J.F. – Circuite digitale, Ed. Teora, Bucureşti, 2002.

[4] Wilkinson, B. – Electronică digitală. Bazele proiectării, Ed. Teora, Bucureşti, 2002.
[5] Moldoveanu, F., Floroian, D. – Circuite logice şi comenzi secvențiale. Circuite logice
combinaționale, Ed. Universității Transilvania din Braşov, 2003.
[6] Toacşe, Gh., Nicula, D. – Electronică digitală, Ed. Tehnică, Bucureşti, 2005.

Condiții de redactare:
Pentru redactare se va folosi template-ul recomandat de cadrul didactic îndrumător.

Evaluări pe parcurs:
S-au stabilit două vize pentru evaluarea pe parcurs a proiectului la următoarele date:
 viza I-a: 17.04.2019;
 viza a II-a: 22.05.2019;

Termenul de predare și susținere:

Proiectul se va preda și susține în ultima săptămână a semestrului.

Notarea proiectului:
Forma finală a proiectului trebuie să conțină rezolvări pentru toate punctele cerute
prin temă iar, din punct de vedere al redactării, să aibă forma solicitată. În cursul
susținerii, studentul trebuie să dovedească cunoaștera metodelor specifice de
rezolvare pentru problemele date, utilizarea corectă și fluentă a termenilor specifici și
interpretarea corectă a rezultatelor. Notarea va porni de la nota 10, dacă studentul a
primit ambele vize de evaluare, de la nota 8 dacă studentul a primit o singură viză și
de la nota 6 în cazul în care studentul nu are nicio viză.

Martie 2019 Titular

activități de proiect,
Prof. dr. ing. Florin Dumitru
MOLDOVEANU

Cuprin
s
FIȘA PROIECTULUI DE DISCIPLINĂ................................................................................... 3
[Link].................................................................................................................. 7
[Link] funcțiilor logice.................................................................................... 9
2.1. Reprezentarea funcțiilor logice prin tabel de adevăr.........................................9
2.2. Reprezentarea funcțiilor logice prin FCD.................................................................10
2.3. Reprezentarea funcțiilor logice prin FCC................................................................11
2.4. Reprezentarea funcțiilor logice prin diagrame Karnaugh..............................12
[Link] funcțiilor logice...................................................................................... 15
3.1. Minimizarea funcțiilor prin metoda diagramelor Veitch-Karnaugh..........15

4
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

3.2. Minimizarea funcțiilor c și d prin metoda Quine-McCluskey.........................18

[Link] independentă a funcțiilor cu porți logice ȘI-NU.................................25
[Link] ansamblului funcțiilor logice.............................................................31
5.1. Implementarea ansamblului cu porți logice ȘI-NU în tehnologia TTL.....31
5.2. Implementarea ansamblului cu porți logice în tehnologiile TTL si CMOS
....................................................................................................................................................................33
[Link] funcțiilor logice folosind MUX-uri......................................................37
6.1. Implementarea funcției a cu MUX de 8 căi..............................................................38
6.2. Implementarea funcției a cu MUX de 16 căi...........................................................40
6.2. Implementarea funcției a cu 2xMUX de 8 căi........................................................42
[Link] funcțiilor logice folosind DMUX-uri....................................................43
7.1. Implementarea functiei a cu DMUX de 16 cai si porti logice SI-NU..........44
7.2. Implementarea funcției a cu DMUX de 16 căi și porți logice ȘI..................45
7.3. Implementarea functiei a cu 2xDMUX de 16cai....................................................46
7.4. Implementarea functiei a cu DMUX de 8 cai si retea de porti logice.......47
[Link] circuitelor...................................................................................................... 49
8.1. Timpi de propagare...............................................................................................................49
8.2. Puteri disipate.........................................................................................................................51
8.3. Compararea solutiilor de implementare obtinute...............................................52
[Link] simulării folosind pachetul de programe OrCAD.......................................55
[Link]............................................................................................................... 55

5
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

[Link]
Un circuit logic combinațional (CLC) este un circuit de comutare care se
caracterizează prin aceea că starea ieşirilor sale la un moment dat depinde numai de
starea intrărilor sale la momentul considerat. Legătura între starea intrărilor şi starea
ieşirilor circuitului este dată de funcţiile de transfer ale acestuia, denumite în acest caz
funcţii de comutare
Studiul CLC-urilor se face folosind un model al acestora, schema logică sau
rețeaua de comutare, în care se face abstacție de caracteristicile constructive ale
elementelor care compun circuitul, considerându-se doar proprietățile lor funcționale.
Din acest motiv, rețelele de comutare au un caracter general, permițând studiul unor
clase mari de circuite de comutare.
Un CLC cu n intrări şi m ieşiri, reprezentat schematic prin schema-bloc din
figura 2.1, se defineşte în felul următor:

X1
X2
REȚEA DE Z1
Z2
COMUTARE
Xn Modelul general al
Fig.1.1
COMBINATIONALA unui ZCLC
m

Definitie. Un circuit de comutare având intrarile x 1, x2, ...., xn și ieșirile z1, z2, ....,
zm se numește circuit logic combinational, iar modelul sau grafic rețea de comutare
combinațională dacă ieșirile sale pot fi exprimate cu m funcții de comutare de
variabilele de intrare x1, x2, ...., xn :

6
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

z1 = f1 (x1, x2, ...., xn),

z2 = f2 (x1, x2, ...., xn),
...................................
zm = fm (x1, x2, ...., xn),
unde, funcțiile f1, f2, ..., fm sunt denumite și funcții proprii ale circuitului.
Decodificatoarele (DCD-urile) reprezintă o clasă de circuite logice
combinaționale care, în cazul general, au n intrări, pe care se aplică cei n biți ai
cuvântului de cod şi m ieşiri ( m ≤ 2 n ). Pentru fiecare cuvânt de cod aplicat la intrare
se obține semnal logic doar pe una dintre ieşiri. Se poate spune că decodificatorul
serveşte la identificarea unui cod de intrare prin activarea unei singure linii de ieşire,
corespunzătoare acestui cod.
Codurile numerice sau codurile binar-zecimale, BCD (Binary Coded Decimal),
asociază fiecărei cifre zecimale o secvență de cifre binare (biți). Codul 2421 se
numeşte şi cod Aiken după numele celui care l-a imaginat şi l-a folosit la primele
sisteme de calcul automat. Secvențele de cod Aiken au pentru primele cinci cifre
zecimale aceeaşi exprimare ca şi în codul 8421. În continuare, secvența binară
corespunzătoare cifrei 5 se obține din cea a cifrei 4 schimbând 0 în 1 şi 1 în 0. Aceeaşi
regulă se aplică pentru obținerea secvenței lui 6 din cea a lui 3, 7 din 2, 8 din 1 şi 9 din
0. Acest lucru înseamnă în termeni matematici că fiecare complement față de 9 al unei
cifre zecimale se exprimă printr-o secvență ce rezultă complementând față de 1 biții
din secvența cifrei zecimale respective.
Decodificatorul BCD - 7 segmente este un circuit de decodificare utilizat la
comanda sistemelor de afişare numerică realizate din şapte segmente luminoase:
becuri, diode electroluminiscente sau cristale lichide. Dispunerea segmentelor unui
decodificator BCD-7 segmente este următoarea:

Fig.1.2 Dispunerea segmentelor

Decodificatorul studiat este un CLC cu patru intrări, notate x1, x2, x3, x4 cu şi
şapte ieşiri
notate cu a, b, c, d, e, f, g. Pe cele patru intrări ale circuitului se aplică cuvântul de cod
reprezentând cifra zecimală ce urmează a fi afişată. Cele şapte ieşiri comandă
segmentele corespunzătoare. Cele şapte segmente se consideră inițial [Link] a
se produce cifrazecimală dorită,diferite elemente ale afişajului sunt aprinse.

7
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

Fig. 1.3 Reprezentarea cifrelor realizate prin aprinderea segmentelor

[Link] funcțiilor logice

Există o mare diversitate de reprezentări ale funcțiilor boolenee, care pot fi
grupate în reprezentări grafice (geometrice) sau analitice. Reprezentările din prima
categorie sunt intuitive şi se folosesc pentru studiul funcțiilor booleene cu un număr
redus de argumente. Din această categorie fac parte: diagramele Euler, Venn, Veitch,
Karnaugh, reprezentările prin grafuri sau prin hipercub,tabelul de adevăr.
A doua categorie realizează reprezentarea funcțiilor booleene prin expresii
algebrice sau prin coduri. Reprezentările din a doua categorie se pot aplica funcțiilor
cu număr arbitrar de elemente.

2.1. Reprezentarea funcțiilor logice prin tabel de adevăr

Reprezentarea funcțiilor booleene prin tabel de adevăr corespunde reprezentării

tabelare a acestora. Tabelele denumite de adevăr sau combinaționale conțin în partea
stângă un număr de linii egal cu numărul combinațiilor posibile ale valorilor
argumentelor, iar înpartea dreaptă valorile funcției pentru fiecare combinație de valori
ale argumentelor. Tabelul de adevăr este cea mai completă reprezentare a unei funcții
booleene deoarece pentru fiecare combinație posibilă a valorilor argumentelor se
indică valoarea funcției.
Tabelul de adevăr realizat pentru decodificatorul BCD 2421/ 7 segmente (Tab.
2.1.1) conține șapte funcții logice notate cu a, b, c, d, e, f, g fiecare funcție având cinci
variabile de intrare. Tabelul nu conține toate combinațiile posibile de patru variabile
deoarece unele dintre acestea nu apar niciodată în timpul funcționării
decodificatorului. Aceste combinații se numesc combinații indiferente și se noteaza cu
„*” sau „ d ”.

8
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

Tab. 2.1.1 Tabelul de adevăr pentru decodificatorul BCD 2421/7 segmente

Echiv. Nr. Intrari Iesiri 7 segmente
zec. de
binar- ordine Cod 2421
natural X1 X2 X3 X4 a b c d e f g
0 0 0 0 0 0 1 1 1 1 1 1 0
1 1 0 0 0 1 0 1 1 0 0 0 0
2 2 0 0 1 0 1 1 0 1 1 0 1
3 3 0 0 1 1 1 1 1 1 0 0 1
4 4 0 1 0 0 0 1 1 0 0 1 1
11 5 1 0 1 1 1 0 1 1 0 1 1
12 6 1 1 0 0 1 0 1 1 1 1 1
13 7 1 1 0 1 1 1 1 0 0 0 0
14 8 1 1 1 0 1 1 1 1 1 1 1
15 9 1 1 1 1 1 1 1 1 0 1 1

Combinatii indiferente: P5 = P6 = P7 = P8 = P9 = P10 = *

2.2. Reprezentarea funcțiilor logice prin FCD

9
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

Forma canonică disjunctivă a unei funcții booleene definită prin tabel de adevăr
(sau
diagramă Karnaugh) se obține aplicând următorul algoritm:
1. Din tabelul de adevăr sau diagrama Karnaugh se consideră toate n-uplele pe
care
funcția le aplică in 1.
2. Se scriu termenii canonici conjunctivi care corespund acestor n-uple. În acești
termeni
argumentele i x intră ca atare sau negate după cum în n-uplul considerat au valoarea
1, respectiv
0.
3. Termenii canonici conjunctivi astfel obținuți se reunesc cu operația de
disjuncție.

aFCD (x1, x2, x3, x4) = P0 + P2 + P3 + P11 + P12 + P13 + P14 + P15 = ∑(0, 2, 3, 11, 12,
13, 14, 15) =
x1 x2 x3 x4 + x1 x2 x 3x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4
+
x1 x2 x3 x4 + x1 x2 x3 x4 (2.2.1)
FCD
b (x1, x2, x3, x4) = P0 + P1 + P2 + P3 + P4 + P13 + P14 + P15 = ∑(0, 1, 2, 3, 4, 13,
14, 15) =
x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x 3x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4
+
x1 x2 x3 x4 + x1 x2 x3 x4 (2.2.2)
FCD
c (x1, x2, x3, x4) = P0 + P1 + P3 + P4 + P11 + P12 + P13 + P14 + P15 = ∑(0, 1, 3, 4,
11, 12, 13, 14, 15) =
x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4
+ x1 x2 x3 x4
+ x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 (2.2.3)
FCD
d (x1, x2, x3, x4) = P0 + P2 + P3 + P11 + P12 + P14 + P15 = ∑(0, 2, 3, 11, 12, 14, 15)
= x1 x2 x3 x4 +
x1 x2 x 3x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4
(2.2.4)
eFCD(x1, x2, x3, x4) = P0 + P2 + P12 + P14 = ∑(0, 2, 12, 14) = x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 +
x1 x2 x3 x4 +
x 1 x 2 x 3 x 4 (2.2.5)
FCD
f (x1, x2, x3, x4) = P0 + P4+ P11 + P12 + P14 + P15 = ∑(0, 4, 11, 12, 14, 15) =
x1 x2 x3 x4 + x1 x2 x3 x4 +
x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 (2.2.6)
FCD
g (x1, x2, x3, x4) = P2 + P3 + P4 + P11 + P12 + P14 + P15 = ∑(2, 3, 4, 11, 12, 14,
15) = x 1 x 2 x 3 x 4 +
x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4
(2.2.7)

Formele funcțiilor booleene din relațiile (2. 2. 1), (2. 2. 2), (2. 2. 3), (2. 2. 4), (2.
2. 5), (2. 2. 6),

10
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

(2. 2. 7) se numesc forme canonice disjunctive (FCD), iar termenii ce apar în aceste
relații se
numesc termeni canonici conjunctivi (TCC) și sunt notați cu P i, unde i este echivalentul
zecimal al
combinației respective.

2.3. Reprezentarea funcțiilor logice prin FCC

Forma canonică conjunctivă a unei funcții booleene definită prin tabel de adevăr
(sau
diagramă Karnaugh) se obține aplicând următorul algoritm:
1. Din tabelul de adevăr al funcției se consideră toate n-uplele pe care funcția le
aplică în 0.
2. Se scriu termenii canonici disjunctivi care corespund acestor n-uple. În
expresia unui
termen canonic disjunctiv, argumentul i x intră ca atare sau negat, după cum în
combinația
considerată are valoarea logică 0 sau 1.
3. Termenii canonici disjunctivi astfel obținuți se reunesc prin operația de
conjuncție.

aFCC (x1, x2, x3, x4) = S1 · S4 = ∏ (1, 4) = ( x 1+ x2 + x 3 + x 4) ( x 1+ x2 + x 3 + x 4) (2.3.1)

b (x1, x2, x3, x4) = S11 · S12 = ∏ (11, 12) = ( x 1+ x2 + x 3 + x 4) ( x 1+ x2 + x 3 + x 4)
FCC
(2.3.2)
c (x1, x2, x3, x4) = S2 = ∏ (2) = ( x 1+ x2 + x 3 + x 4)
FCC
(2.3.3)
d (x1, x2, x3, x4) = S1 · S4 · S13 = ∏ (1, 4) = ( x 1+ x2 + x 3 + x 4) ( x 1+ x2 + x 3 + x 4) (
FCC

x 1+ x2 + x 3 + x 4)
(2.3.4)
eFCC(x1, x2, x3, x4) = S1 · S3 · S4 · S11 · S13 · S15 = ∏ (1, 3, 4, 11, 13, 15) = (
x 1+ x2 + x 3 + x 4) ( x 1+ x2 + x 3 + x 4) ( x 1+ x2 + x 3 + x 4) ( x 1+ x2 + x 3 + x 4) (
x 1+ x2 + x 3 + x 4) x + x
( 1 2 3 4)+ x + x (2.3.5)
fFCC(x1, x2, x3, x4) = S1 · S2 · S3 · S13 = ∏ (1, 2, 3, 13) = ( x 1+ x2 + x 3 + x 4) ( x 1+ x2 + x 3 + x 4)
( x 1+ x2 + x 3 + x 4) ( x 1+ x2 + x 3 + x 4) (2.3.6)

gFCC(x1, x2, x3, x4) = S0 · S1 · S13 = ∏ (0, 1, 13) = ( x 1+ x2 + x 3 + x 4) ( x 1+ x2 + x 3 + x 4)

( x 1+ x2 + x 3 + x 4) (2.3.7)

Formele funcțiilor booleene din relațiile (2. 3. 1), (2. 3. 2), (2. 3. 3), (2. 3. 4), (2.
3. 5), (2. 3. 6),
(2. 3. 7) se numesc forme canonice conjunctive (FCC), iar termenii ce apar în aceste
relații se
numesc termeni canonici disjunctivi (TCD) și sunt notați cu S i , unde i este echivalentul
zecimal al
combinației respective.

11
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

2.4. Reprezentarea funcțiilor logice prin diagrame Karnaugh

Diagramele Karnaugh sunt un alt mod de reprezentare tabelară a funcțiilor

logice, însă
spre deosebire de tabelul de adevăr, acestea sunt mai compacte datorită dispunerii
bidirecționale
a valorilor argumentelor.
Diagramele Karnaugh folosesc codul Gray (binar reflectat) pentru dispunerea
combinațiilor argumentelor deoarece acesta asigură proprietatea de adiacență între
două câmpuri
consecutive, minimizarea fiind mai ușor de realizat.
În cazul general al unei funcții booleene de n argumente, diagrama
corespunzătoare se
prezintă sub forma unui pătrat sau dreptungh având 2n compartimente (câmpuri sau
locații), în
fiecare dintre acestea fiind plasat un termen canonic al funcției. O diagramă Karnaugh
este astfel
organizată încât două compartimente vecine, pe o linie sau pe o coloană, conțin
termeni canonici
care diferă printr-o aceeași variabilă, care într-unul este adevărată, iar în celălalt
negată (deci au
proprietatea de adiacență). Se consideră vecine şi deci au aceeaşi proprietate şi
compartimentele
situate la extremele liniilor și coloanelor diagramelor.
Pentru a se putea reprezenta uşor funcțiile booleene date în mod convențional
(simbolic)
prin indicii zecimali ai termenilor canonici, se poate nota fiecare compartiment prin
indicele termenului canonic corespunzător, ținând cont de o anumită ordine a
variabilelor, conform figurii
de mai jos.

x1 00 01 11 10
x3x4
x2

00 0 4 12 8
01 1 5 13 9
11 3 7 15 11
10 2 6 14 10

Fig. 2.4.1 Mod de codificare pentru diagrama Karnaugh.

x1 00 01 11 10
x3x4

12
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

x2

00 1 0 1 *
01 0 * 1 *
11 1 * 1 1
10 1 * 1 *

Fig. 2.4.2 Diagrama Karnaugh corespunzătoare funcției a.

x1 00 01 11 10
x3x4
x2

00 1 1 0 *
01 1 * 1 *
11 1 * 1 0
10 1 * 1 *

Fig. 2.4.3 Diagrama Karnaugh corespunzătoare funcției b.

x1 00 01 11 10
x3x4
x2

00 1 1 1 *
01 1 * 1 *
11 1 * 1 1
10 0 * 1 *

Fig. 2.4.4 Diagrama Karnaugh corespunzătoare funcției c.

x1 00 01 11 10
x3x4
x2

13
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

00 1 0 1 *
01 0 * 0 *
11 1 * 1 1
10 1 * 1 *

Fig. 2.4.5 Diagrama Karnaugh corespunzătoare funcției d.

x1 00 01 11 10
x3x4
x2

00 1 0 1 *
01 0 * 0 *
11 0 * 0 0
10 1 * 1 *

Fig. 2.4.6 Diagrama Karnaugh corespunzătoare funcției e.

x1 00 01 11 10
x3x4
x2

00 1 1 1 *
01 0 * 0 *
11 0 * 1 1
10 0 * 1 *

Fig. 2.4.7 Diagrama Karnaugh corespunzătoare funcției f.

x1 00 01 11 10
x3x4
x2

00 0 1 1 *
01 0 * 0 *
11 1 * 1 1

14
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

10 1 * 1 *

Fig. 2.4.8 Diagrama Karnaugh corespunzătoare funcției g.

[Link] funcțiilor logice

Minimizarea funcțiilor logice are ca scop aducerea acestora la o formă cât mai
restrânsă
pentru a putea simplifica implementarea lor folosind circuite logice, pentru a reduce
costurile și
pentru a opera mai rapid față de formele complete. Minimizarea constă în
transformarea formelor
canonice și a formelor normale (parțial simplificate) ale funcțiilor booleene în formele
minime ale
acestora. Procesul de minimizare se poate realiza atât analitic, cât și grafic.
Minimizarea analitică folosește proprietățile logicii booleene, în timp ce minimizarea
grafică se folosește de reprezentări
grafice.

3.1. Minimizarea funcțiilor prin metoda diagramelor Veitch-Karnaugh

Metoda minimizării funcțiilor booleene prin diagrame Veitch- Karnaugh este o

metodă
grafo-analitică, care pornește de la una dintre formele canonice ale funcției de
minimizat, fie de la
FCD, fie de la FCC. Această metodă se poate aplica pentru funcții cu un număr relativ
redus de
argumente.
Pentru minimizarea unei funcții incomplet definite se pornește de la FCD și se
reprezintă
în diagramă notând cu 1 locațiile corespunzătoare termenilor canonici prezenți în
expresia funcției,
cu */-/d locațiile corespunzătoare combinațiilor indiferente, iar celelalte locații cu 0.
După
completarea diagramei se încearcă formarea de subcuburi de diverse dimensiuni,
respectând
regulile de formare ale acestora și folosindu-se dacă ajută la formarea unor subcuburi
de

15
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

dimensiuni cât mai mari și locațiile cu combinații indiferente.

Un subcub de o anumită dimensiune care nu este inclus într-un subcub de o
dimensiune
mai mare se numeste implicant prim (IP) al funcției. Făcând suma tuturor implicaților
primi ai unei
funcții se obține forma minimă disjunctivă a acesteia
Pentru obținerea formei minime conjunctive a unei funcții se utilizează
următorul algoritm:

1. Se obține FMD a funcției negate, luându-se în considerare 0-urile din

diagramă.
2. Se neagă această formă și folosind relațiile lui DeMorgan se obține FMC a
funcției date.

x1 00 01 11 10
x3x4
x2

00 1 0 1 *
01 0 * 1 *
11 1 * 1 1
10 1 * 1 *

Fig. 3.1.1 Determinarea subcuburilor pentru minimizarea functiei a.

aFMD(x1, x2, x3, x4) = x 1+ x3 + x 2 x 4

a FMD (x1, x2, x3, x4) = x 1 x 2 + x 1 x 3 x 4
aFMC (x1, x2, x3, x4) = ( x 1 + x 2) ( x 1 + x 3+ x 4 )

x1 00 01 11 10
x3x4
x2

00 1 1 0 *
01 1 * 1 *
11 1 * 1 0
10 1 * 1 *

16
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

Fig. 3.1.2 Determinarea subcuburilor pentru minimizarea functiei b.

bFMD(x1, x2, x3, x4) = x 1+ x2 x 4 + x 3 x 4

b FMD (x1, x2, x3, x4) = x 1 x 3 x 4 + x1 x 2
bFMC(x1, x2, x3, x4) = ( x 1 + x 3+ x 4 )( x1 + x 2 )

x1 00 01 11 10
x3x4
x2

00 1 1 1 *
01 1 * 1 *
11 1 * 1 1
10 0 * 1 *

Fig. 3.1.3 Determinarea subcuburilor pentru minimizarea functiei c .

cFMD(x1, x2, x3, x4) = x 2+ x3 + x 4

c FMD (x1, x2, x3, x4) = x 1 x 3 x 4
cFMC(x1, x2, x3, x4) = ( x 1 + x 3+ x 4 )

x1 00 01 11 10
x3x4
x2

00 1 0 1 *
01 0 * 0 *
11 1 * 1 1
10 1 * 1 *

Fig. 3.1.4 Determinarea subcuburilor pentru minimizarea functiei d.

dFMD(x1, x2, x3, x4) = x 3 + x1 x 4 + x 2 x 4

d FMD (x1, x2, x3, x4) = x 1 x 2 + x 3 x 4
dFMC(x1, x2, x3, x4) = ( x 1 + x 2) ( x 3 + x 4 )

x1 00 01 11 10
x3x4
x2

00 1 0 1 *

17
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

01 0 * 0 *
11 0 * 0 0
10 1 * 1 *

Fig. 3.1.5 Determinarea subcuburilor pentru minimizarea functiei e.

eFMD(x1, x2, x3, x4) = x 1 x 4 + x 2 x 4

e FMD (x1, x2, x3, x4) = x 4 + x 1 x 2
eFMC(x1, x2, x3, x4) = x 4 ( x 1+ x2 )

x1 00 01 11 10
x3x4
x2

00 1 1 1 *
01 0 * 0 *
11 0 * 1 1
10 0 * 1 *

Fig. 3.1.6 Determinarea subcuburilor pentru minimizarea functiei f.

fFMD(x1, x2, x3, x4) = x 3 x 4 + x 1 x3

f FMD (x1, x2, x3, x4) = x 3 x 4 + x 1 x3
fFMC(x1, x2, x3, x4) = ( x 3 + x 4 ) ( x 1+ x3 )

x1 00 01 11 10
x3x4
x2

00 0 1 1 *
01 0 * 0 *
11 1 * 1 1
10 1 * 1 *

Fig. 3.1.7 Determinarea subcuburilor pentru minimizarea functiei g.

18
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

gFMD(x1, x2, x3, x4) = x 3 + x 2 x 4

gFMD (x1, x2, x3, x4) = x 3 x 4 + x 2 x 3
gFMC(x1, x2, x3, x4) = ( x 3 + x 4 ) ( x 2+ x3 )

3.2. Minimizarea funcțiilor c și d prin metoda Quine-McCluskey

Metoda minimizării Quine-McCluskey este o metodă analitică care pornește de

la una
dintre formele canonice ale funcției (fie FCD, fie FCC). Metoda are două etape:
1. Într-o primă etapă se obțin termenii elementari posibili, folosind un procedeu
de
comparație. Pentru realizarea acestui lucru se grupează termenii canonici sau n-uplele
binare în
funcție de ponderea acestora (adică în funcție de numărul unităților cuprinse în n-uplul
respectiv).
Se compară fiecare termen canonic cu toți ceilalți. În momentul în care se găsesc doi
termeni
canonici care au proprietatea de adiacență, variabila redundantă se elimină,
obținându-se un
termen elementar. Primul ciclu se consideră încheiat în momentul în care s-au
comparat între ei
pe principiul menționat toți termenii canonici, obținându-se toți termenii elementari
posibili. Sunt
necesare atâtea cicluri de comparație până când nu vor mai exista termeni cu
proprietatea de
adiacență. Termenii obținuți în urma primei etape se numesc implicanți primi.
2. În a doua etapă, dintre acești termeni se aleg doar aceia care acoperă sau
includ toți
termenii canonici ai funcției de minimizat, asigurând realizarea acesteia la un preț de
cost minim.
Pentru realizarea acestui lucru se întocmește tabelul acoperirilor în care pe linii sunt
plasați
implicanții primi, iar pe coloane termenii canonici ai funcției și echivalenții lor zecimali.

a) Minimizarea funcției c:
cFCD(x1, x2, x3, x4) = ∑(0, 1, 3, 4, 11, 12, 13, 14, 15)
* = 5, 6, 7, 8, 9, 10

Tab. [Link] Primul ciclu de comparații pentru funcția c.

Grupa Indicii termenilor Echivalent binar

19
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

cuplati x1 x2 x3 x4
0 0 0 0 0 0
1 0 0 0 1
1 4 0 1 0 0
8* 1 0 0 0
3 0 0 1 1
5* 0 1 0 1
6* 0 1 1 0
2
9* 1 0 0 1
10* 1 0 1 0
12 1 1 0 0
7* 0 1 1 1
11 1 0 1 1
3
13 1 1 0 1
14 1 1 1 0
4 15 1 1 1 1

Tab. [Link] Al doilea ciclu de comparații pentru funcția c.

Indicii termenilor Echivalent binar
Grupa
cuplati x1 x2 x3 x4
0,1 0 0 0 -
0 0,4 0 - 0 0
0,8* - 0 0 0
1,3 0 0 - 1
1,9* - 0 0 1
4,5* 0 1 0 -
4,6* 0 1 - 0
1
4,12 - 1 0 0
8*,9* 1 0 0 -
8*,10* 1 0 - 0
8*,12 1 - 0 0
3,7* 0 - 1 1
3,11 - 0 1 1
5*,7* 0 1 - 1
5*,13 - 1 0 1
6*,7* 0 1 1 -
6*,14 - 1 1 0
2
9*,11 1 0 - 1
9*,13 1 - 0 1
10*,11 1 0 1 -
10*,14 1 - 1 0
12,13 1 1 0 -
12,14 1 1 - 0
3 7*,15 - 1 1 1
11,15 1 - 1 1

20
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

13,15 1 1 - 1
14,15 1 1 1 -

Tab. [Link] Al treilea ciclu de comparații pentru funcția c.

Indicii termenilor Echivalent binar
Grupa
cuplati x1 x2 x3 x4
0,1,4,5 0 - 0 -
0 0,4,8,12 - - 0 0
0,8,1,9 - 0 0 -
1,3,9,11 - 0 - 1
1,9,5,13 - - 0 1
4,5,12,13 - 1 0 -
1 4,6,12,14 - 1 - 0
8,12,9,13 1 - 0 -
8,12,10,14 1 - - 0
8,10,9,11 1 0 - -
3,7,11,15 - - 1 1
5,13,7,15 - 1 - 1
6,14,7,15 - 1 1 -
2
9,11,13,15 1 - - 1
10,11,14,15 1 - 1 -
12,13,14,15 1 1 - -

Tab. [Link] Al patrulea ciclu de comparații pentru funcția c.

Indicii termenilor Echivalent binar
Grupa
cuplati x1 x2 x3 x4
0 0,1,4,5,8,12,9,13 - - 0 -
1,3,9,11,5,13,7,15 - - - 1
4,5,12,13,6,14,7,15 - 1 - -
1
8,12,9,13,10,11,14,15 1 - - -
8,10,9,11,12,13,14,15 1 - - -

Se obține forma redusă : c ( x 1 , x 2 , x 3 , x 4 ) = x 1+ x2 + x 3 + x 4

Tab. [Link] Tabelul acoperirilor pentru funcția c.

TC
X1 X2 X3 X4
IP

0 *

1 * *

3 *

21
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

4 * *

11 * *

12 * * *

13 * * * *

14 * *

15 * * *
Se obține forma minimă disjunctivă a funcției c: cFMD(x1, x2, x3, x4) = x 2+ x3 + x 4

a) Minimizarea funcției d:
dFCD(x1, x2, x3, x4) = ∑(0, 2, 3, 11, 12, 14, 15)
* = 5, 6, 7, 8, 9, 10

Tab. [Link] Primul ciclu de comparații pentru funcția d.

Indicii termenilor Echivalent binar
Grupa
cuplati x1 x2 x3 x4
0 0 0 0 0 0
2 0 0 1 0
1
8 1 0 0 0
3 0 0 1 1
5 0 1 0 1
6 0 1 1 0
2
9 1 0 0 1
10 1 0 1 0
12 1 1 0 0
7 0 1 1 1
3 11 1 0 1 1
14 1 1 1 0
4 15 1 1 1 1

Tab. [Link] Al doilea ciclu de comparații pentru funcția d.

Indicii termenilor Echivalent binar
Grupa
cuplati x1 x2 x3 x4
0,2 0 0 - 0
0
0,8 - 0 0 0
2,3 0 0 1 -
2,6 0 - 1 0
1
2,10 - 0 1 0
8,12 1 - 0 0
2 3,7 0 - 1 1

22
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

3,11 - 0 1 1
6,14 - 1 1 0
9,11 1 0 - 1
10,11 1 0 1 -
10,14 1 - 1 0
12,14 1 1 - 0
7,15 - 1 1 1
3 11,15 1 - 1 1
14,15 1 1 - 1

Tab. [Link] Al treilea ciclu de comparații pentru funcția d.

Indicii termenilor Echivalent binar
Grupa
cuplati x1 x2 x3 x4
0 0,8,2,10 - 0 - 0
2,3,10,11 - 0 1 -
2,6,3,7 0 - 1 -
1
2,6,10,14 - - 1 0
8,12,10,14 1 - - 0
3,7,11,15 - - 1 1
2 6,14,7,15 - 1 1 -
10,11,14,15 1 - 1 -

Tab. [Link] Al patrulea ciclu de comparații pentru funcția d.

Indicii termenilor Echivalent binar
Grupa
cuplati x1 x2 x3 x4
1 2,3,10,11,6,14,7,15 - - 1 -

Se obține forma redusă: d ( x 1 , x 2 , x 3 , x 4 ) = x 3

Tab. [Link] Tabelul acoperirilor pentru funcția d.

TC
x2 x4 x2 x3 x1 x3 x3 x4 x1 x4 x3 x4 x2 x3 x1 x3
IP

0 *

1 * * * *

23
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

3 * * *

11 * * *

12 *

14 * * * *

15 * * *

Se obține forma minimă disjunctivă a funcției d: dFMD(x1, x2, x3, x4) =

x 3 + x1 x 4 + x 2 x 4

[Link] independentă
a funcțiilor cu porți logice ȘI-NU
Implemantarea cu porți logice pornește de la una dintre formele minime ale
funcției (FMD
sau FMC).
Prin implementarea unei funcții booleene (sau a unui sistem de funcții) se
înțelege realizarea
acesteia cu circuite integrate, adică proiectarea și desenarea schemei logice
utilizându-se
simbolurile grafice asociate circuitelor integrate și calcularea numărului necesar de
circuite
integrate.
Pentru a implementa funcțiile folosind porți ȘI-NU, se pleacă de la forma minimă
disjunctivă
a funcției, care se neagă de două ori și folosind relațiile lui DeMorgan se ajunge la
funcția ce
urmează a fi implementată fizic.

24
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

În cazul nostru se vor utiliza circuitele integrate 74LS00 (Fig. 4.1) și 74LS10 (Fig.
4. 2).

Fig 4.1 Circuit integrat

74LS00

Fig 4.2 Circuit integrat

74LS10
a) Implementarea funcției a cu porți logice Și-NU

aFMD(x1, x2, x3, x4) = x 1+ x3 + x 2 x 4 = x 1+ x3 + x 2 x 4 = x 1 ∙ ( x 3+ x2 x 4 ) = x 1 ∙ x 3 ∙ x 2 x 4

25
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

X1 X2 X3 X4

S1

S1

S1

S1
Im plem entation = x 1 Im plem entation = x 2 Im plem entation = x 3 Im plem entation = x 4

2x7400(-3)

1/4 7400

1/4 7400

1/4 7400

1/4 7400
2
1

2
1

2
1

2
1
1x7410(-2)

1/4 7400
1
3

3
3
2 0 1/4 7410
1
2
3
4 a
1

Fig. 4.3 Implementarea funcției a cu porți logice ȘI-NU.

x1 x2 x3 x4 VCC GND
1x7400(-)
1x7410(-1)

7400 7410

1x7400(-)
1x7410(-1)
a
Fig. 4.4 Implementarea funcției a cu circuite integrate.

b) Implementarea funcției b cu porți logice Și-NU

bFMD(x1, x2, x3, x4) = x 1+ x2 x 4 + x 3 x 4 = x 1+ x2 x 4 + x 3 x 4 = x 1−( x 2 x 4 ) ⋅ ( x 3 x 4 ) =
x1 ⋅( x 2 x 4) ⋅ ( x3 x 4)

26
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

X1 X2 X3 X4

S1

S1

S1

S1
I m p le m e n t a t io n = x 1 I m p le m e n t a t io n = x 2 I m p le m e n t a t io n = x 3 I m p le m e n t a t io n = x 4

2x7400(-2)

1
1/4 7400

1/4 7400

1/4 7400

1/4 7400
1x7410(-2)
3

3
1/4 7400
1
3
2

1/4 7400
1 1
3 1/4 7410
2 1
2 4 b
1 3 1
0

Fig. 4.5 Implementarea funcției b cu porți logice ȘI-NU.

x1 x2 x3 x4 v cc gnd

1x7400(-1)
1x7410(-2)

b
7400 7410

Fig. 4.5 Implementarea funcției b cu circuite integrate.

c) Implementarea funcției c cu porți logice Și-NU

cFMD(x1, x2, x3, x4) = x 2+ x3 + x 4 = x 2+ x3 + x 4 = x 2 x 3 x 4

27
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

X1 X2 X3 X4

S1

S1

S1

S1
I m p le m e n t a t io n = x 1 I m p le m e n t a t io n = x 2 I m p le m e n t a t io n = x 3 I m p le m e n t a t io n = x 4

2
1

2
1

2
1

2
1
1/4 7400

1/4 7400

1/4 7400

1/4 7400
1x7400(-)
1x7410(-2)

3
1/4 7410
1
2
3
4 c
1

Fig. 4.6 Implementarea funcției c cu porți logice ȘI-NU.

d) Implementarea funcției d cu porți logice Și-NU

e)
dFMD(x1, x2, x3, x4) = x 3 + x1 x 4 + x 2 x 4 = x 3 + x 1 x 4 + x 2 x 4 = x 3 ( x 1 x 4 ) ( x 2 x 4 )

X1 X2 X3 X4
S1

S1

S1

S1

I m p le m e n t a t io n = x 1 I m p le m e n t a t io n = x 2 I m p le m e n t a t io n = x 3 I m p le m e n t a t io n = x 4
2

1
1/4 7400

1/4 7400

1/4 7400

1/4 7400

2x7400(-2)
1 1x7410(-2)
3

1/4 7400
1
3
2

1/4 7400
1 1
3 1/4 7410
2 1
2
3
4 d
1

Fig. 4.7 Implementarea funcției d cu porți logice ȘI-NU.

f) Implementarea funcției e cu porți logice Și-NU

eFMD(x1, x2, x3, x4) = x 1 x 4 + x 2 x 4 = x 1 x 4 + x 2 x 4 = ( x 1 x 4 )( x2 x 4 )

28
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

X1 X2 X3 X4

S1

S1

S1

S1
I m p le m e n t a t io n = x 1 I m p le m e n t a t io n = x 2 I m p le m e n t a t io n = x 3 I m p le m e n t a t io n = x 4
2x7400(-1)

2
1

2
1

2
1

2
1
1/4 7400

1/4 7400

1/4 7400

1/4 7400
1
1

3
1/4 7400
1
3
2 0 1/4 7400
1
1/4 7400 2
3 e
1
1
3
2

Fig. 4.7 Implementarea funcției e cu porți logice ȘI-NU.

g) Implementarea funcției e cu porți logice Și-NU

fFMD(x1, x2, x3, x4) = x 3 x 4 + x 1 x3 = ( x 3 x 4 ) ∙ ( x 1 x 3 )

X1 X2 X3 X4
S1

S1

S1

S1

I m p le m e n t a t io n = x 1 I m p le m e n t a t io n = x 2 I m p le m e n t a t io n = x 3 I m p le m e n t a t io n = x 4

2x7400(-1)
2
1

2
1

2
1

2
1
1/4 7400

1/4 7400

1/4 7400

1/4 7400

1
3

1/4 7400
1
3
2 0 1/4 7400
1
1/4 7400 2
3 f
1
1
3
2 1

Fig. 4.8 Implementarea funcției f cu porți logice ȘI-NU.

h) Implementarea funcției g cu porți logice Și-NU

gFMD(x1, x2, x3, x4) = x 3 + x 2 x 4 = x 3 ( x2 x 4 )

29
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

X1 X2 X3 X4

S1

S1

S1

S1
I m p le m e n ta t io n = x 1 I m p le m e n ta t io n = x 2 I m p le m e n ta t io n = x 3 I m p le m e n ta t io n = x 4

2
1

2
1

2
1

2
1
1/4 7400

1/4 7400

1/4 7400

1/4 7400
2x7400(-2)
1

3
1/4 7400
1
3 1/4 7400
2 1
1
2
3 g
0

Fig. 4.9 Implementarea funcției g cu porți logice ȘI-NU.

30
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

[Link] ansamblului
funcțiilor logice

În cazul implementării CLC-urilor definite de sisteme de funcții, soluția de

implementare
minimă se obține nu implementând funcțiile independent, ci ansamblul funcțiilor, și
punând în
evidență în expresiile funcțiilor a cât mai multor termeni comuni, chiar dacă în felul
acesta se
renunță la formele minimizate matematic ale funcțiilor.
În acest proiect nu s-a minimizat sistemul de funcții, însă s-au pus în evidență,
acolo unde
se putea, termenii comuni pentru realizarea unei scheme cât mai optime.

5.1. Implementarea ansamblului cu porți logice ȘI-NU în tehnologia TTL

Pentru realizarea implementării ansamblului funcțiilor logice folosind porți logice

ȘI-NU în
tehnologia TTL s-au folosit circuitele integrate 74LS00 (Fig. 4.1) ce conțin 4 porți logice
ȘI-NU și
circuitele integrate 74LS10 (Fig. 4.2) ce conțin câte 3 porți logice ȘI-NU.

aFMD(x1, x2, x3, x4) = x 1+ x3 + x 2 x 4 = x 1+ x3 + x 2 x 4 = x 1 ∙ ( x 3+ x2 x 4 ) = x 1 ∙ x 3 ∙ x 2 x 4

bFMD(x1, x2, x3, x4) = x 1+ x2 x 4 + x 3 x 4 = x 1+ x2 x 4 + x 3 x 4 = x 1−( x 2 x 4 ) ⋅ ( x 3 x 4 ) = x 1 ⋅ ( x 2 x 4) ⋅ ( x3 x 4) \

cFMD(x1, x2, x3, x4) = x 2+ x3 + x 4 = x 2+ x3 + x 4 = x 2 x 3 x 4

dFMD(x1, x2, x3, x4) = x 3 + x1 x 4 + x 2 x 4 = x 3 + x 1 x 4 + x 2 x 4 = x 3 ( x 1 x 4 ) ( x 2 x 4 )
eFMD(x1, x2, x3, x4) = x 1 x 4 + x 2 x 4 = x 1 x 4 + x 2 x 4 = ( x 1 x 4 )( x2 x 4 )
fFMD(x1, x2, x3, x4) = x 3 x 4 + x 1 x3 = ( x 3 x 4 ) ∙ ( x 1 x 3 )
gFMD(x1, x2, x3, x4) = x 3 + x 2 x 4 = x 3 ( x2 x 4 )

31
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

X1 X2 X3 X4

S1

S1

S1

S1
I m p le m e n t a t io n = x 1 I m p le m e n t a t io n = x 2 I m p le m e n t a t io n = x 3 I m p le m e n t a t io n = x 4

1
1/4 7400

1/4 7400

1/4 7400

1/4 7400
1/4 7400
3

3
1
3
2 1/4 7410
1
2
3
4 a
V
1/4 7400
1
3
2

1/4 7400
1
3 1/4 7410
2 1
2
3
4 b
V

1/4 7410
1
2
3
4 c
V
1/4 7400
1
3
2

1/4 7400
1
3 1/4 7410
2 1
2
3
4 d
V

1/4 7400
1

2
3 e
V

1/4 7400
1
3
2 1/4 7400
1
1/4 7400 2
3 f
1
V
3
2

1/4 7400
1
3 1/4 7400
2 1

2
3 g
V

4x7400(-1)
2x7410(-2)

Fig. 5.1.1 Implementarea ansamblului în tehnologia TTL cu porți logice ȘI-NU.

32
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

X1

X2

X3

X4

7400 7400 F

B
7400 7410

4x7400(-1) C
2x7410(-2)

7400 7410

D
E
VCC
G
GND

Fig. 5.1.2 Implementarea ansamblului in tehnologia TTL cu circuite integrate.

5.2. Implementarea ansamblului cu porți logice în tehnologiile TTL si CMOS

 Primele trei funcții cu porți logice ȘI-NU în tehnologia TTL

 Ultimele patru funcții cu porți logice SAU-NU în tehnologia CMOS
Când circuitele TTL trebuie să comande circuite CMOS alimentate dintr-o singură
sursă de
tensiune de 5V, nivelul minim de ieșire în stare High garantat de TTL (2.4 V) este mai
mic decât
nivelul minim de intrare acceptat de CMOS pentru stare High (3.5 V). Se poate observa
această
situație în Fig. 5.2.1 care alătură cele două restricții de nivele de tensiune.

33
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

TTL
CMOS
Ieșire intrare
5V 5V

3.5V
2.4V
1.5V
0.4V
0V
0V
Fig. 5.2.1 Nivele logice TTL - ieșire CMOS - intrare.

Se poate crește nivelul de ieșire în stare High al circuitului TTL utilizând o

rezistență
conectată între ieșire și sursa de tensiune ca în Fig. 5.2.2.

Fig 5.2.2 Interfață TTL-CMOS

Se vor folosi circuitele integrate 74LS00 (Fig. 4.1) și 74LS10 (Fig. 4.2) în
tehnologia TTL și
74HC02 (Fig. 5.2.3) și 74HC27(Fig. 5.2.4) în tehnologia CMOS.

Fig 5.2.3 Circuit integrat 74HC02

34
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

Fig 5.2.4 Circuit integrat 74HC27

aFMD(x1, x2, x3, x4) = x 1+ x3 + x 2 x 4 = x 1+ x3 + x 2 x 4 = x 1 ∙ ( x 3+ x2 x 4 ) = x 1 ∙ x 3 ∙ x 2 x 4

bFMD(x1, x2, x3, x4) = x 1+ x2 x 4 + x 3 x 4 = x 1+ x2 x 4 + x 3 x 4 = x 1−( x 2 x 4 ) ⋅ ( x 3 x 4 ) = x 1 ⋅ ( x 2 x 4) ⋅ ( x3 x 4)

cFMD(x1, x2, x3, x4) = x 2+ x3 + x 4 = x 2+ x3 + x 4 = x 2 x 3 x 4

dFMD(x1, x2, x3, x4) = x 3 + x1 x 4 + x 2 x 4 = x 3 + x 1 x 4 + x 2 x 4 = x 3 ( x 1 x 4 ) ( x 2 x 4 ) =
x 3 + x 1+ x 4 + x 2 + x 4
eFMD(x1, x2, x3, x4) = x 1 x 4 + x 2 x 4=x 1 x 4 + x 2 x 4 = x 1+ x 4 + x 2+ x 4
fFMD(x1, x2, x3, x4) = x 3 x 4 + x 1 x3 = x 3 x 4 + x 1 x 3 = x 3 + x 4 + x 1+ x 3
gFMD(x1, x2, x3, x4) = x 3 + x 2 x 4 = x 3 + x 2 x 4 = x 3 + x 2+ x 4

35
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

X1 X2 X3 X4

2x7400(-1)
2 1 1/4 7400 2 1 2 1 2 1
1x7410(-)

1/4 7400

1/4 7400

1/4 7400
3x7420(-2)
1x7427(-2)
1/4 7400
3 3 3 3 1
3
2 1/3 7410
1
2 4
3 A

1/4 7400
1
3
2

1/4 7400
1
3 1/3 7410
2 1
2 4
3 B

1/3 7410
1
2 4
3 C

Interfata TTL-CMOS

1/4 7402
1
3
2

1/4 7402
1
3 1/3 7427
2 1
2 4
3 D

1/4 7402
1
3
2 1/4 7402
1
3
2 E
1/4 7402
1
3
2

1/4 7402
1
3
2 1/4 7402
1
3
2 F
1/4 7402
1
3
2

1/4 7402
1
3 1/4 7402
2 1
3
2 G

Fig. 5.2.5 Implementarea ansamblului de funcții cu porți logice Și-NU TTL și SAU-NU CMOS .

36
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

[Link] funcțiilor
logice folosind MUX-uri
Multiplexoarele( circuitele selectoare) sunt circuite logice combinaționale care în
caz general au 2nintrări de date I 0 , I 1 , … , I 2 , n intrări de selecție S0 , S 1 , … , Sn−1 și o ieșire
n

Z. Expresia ieșirii la un moment dat este dată de intrarea I k unde k este echivalentul
zecimal al numărului binar dat de stările 0 și 1 ale intrărilor de selecție, k=
Sn−1 S n−2 Sn −3 … S1 S 0 .
Pentru ca la ieşire să apară întotdeauna numai intrarea selectată trebuie ca
selecția să se facă după stabilizarea intrărilor de adresă. Din acest motiv,
multiplexoarele sunt prevăzute cu o intrare suplimentară, intrarea de
autorizare/validare sau strobare , G , care condiționează selecția fiecărei intrări. Ea are
de fapt rolul de a comanda inhibarea respectiv dezinhibarea funcționării circuitului.
Această intrare suplimentară poate fi folosită şi la extinderea număruluide intrări, prin
legarea mai multor circuite de multiplexare. Intrarea s-a notat cu „ G”deoarece
semnalul de autorizare permite selectarea numai atunci când are valoarea logică 0.

Fig. 6.1 Schema unui multiplexor

Pentru implementare se vor folosi circuitele integrate 74LS00 (Fig. 4.1) , 74LS150
(Fig. 6.2) și 74LS151 (Fig. 6.3) realizate în tehnologia TTL.

37
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

Fig. 6.3 Circuit integrat 74LS151

Fig. 6.2 Circuit integrat 74LS150

6.1. Implementarea funcției a cu MUX de 8 căi

aFCD (x1, x2, x3, x4) = P0 + P2 + P3 + P11 + P12 + P13 + P14 + P15 = ∑(0, 2, 3, 11, 12,
13, 14, 15) =
x1 x2 x3 x4 + x1 x2 x 3x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4
+
x1 x2 x3 x4 + x1 x2 x3 x4
Se va realiza tabelul de adevăr (Tab. 6.1.1) și se va separa variabila cu
ponderea cea mai mică, în cazul nostru x 4, de restul variabilelor obținându-se 8
termeni a câte 3 variabile. Variabila rămasă va fi aplicată pe intrările de date, astfel
realizându-se o reducere a domeniului de multiplexare.

Tab. 6.1.1 Tabelul de adevăr pentru funcția a.

Echiv.
X1 X2 X3 X4 a
zecimal
0 0 0 0 0 1
1 0 0 0 1 0
2 0 0 1 0 1
3 0 0 1 1 1
4 0 1 0 0 0
5 0 1 0 1 *
6 0 1 1 0 *
7 0 1 1 1 *
8 1 0 0 0 *
9 1 0 0 1 *
10 1 0 1 0 *
11 1 0 1 1 1
12 1 1 0 0 1
13 1 1 0 1 1
14 1 1 1 0 1
15 1 1 1 1 1
x1x2x3 = 000 fa = 0 pt ∀ x4 => D3 = 0
fa = 1 pt x4 = 0 => D0 = x 4
x1x2x3 = 100
x1x2x3 = 001 fa = 0 pt ∀ x4 => D4 = 0
fa = 1 pt ∀ x4 => D1 = 1
x1x2x3 = 010 x1x2x3 = 101
fa = 0 pt ∀ x4 => D2 = 0 fa = 1 pt x4 = 1 => D5 = x4

x1x2x3 = 011 x1x2x3 = 110

38
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

fa = 1 pt ∀ x4 => D6 = 1 fa = 1 pt ∀ x4 => D7 = 1

x1x2x3 = 111
De asemenea, forma de implementare se poate obține și pe cale analitică astfel :

aFCD (x1, x2, x3, x4) = P0 + P2 + P3 + P11 + P12 + P13 + P14 + P15 ¿ x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 +
x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 + x1 x2 x3 x4 = x1 x2 x3 x4 +
x 1 x 2 x 3 ( x 4 + x 4 ) + x 1 x 2 x 3 x 4 + x 1 x 2 x 3 ( x 4 + x 4 ) + x 1 x 2 x 3 ( x 4 + x 4 ) = P'0 x 4 + P'1 1+ P'5 x 4 + P'6 1+¿ P’81;

Tab. 6.1.2. Tabelul de adevăr pentru multiplexorul

74151

D S TM 1
S1

D S TM 2
S1
I m p le m e n ta t io n = V C C
I m p le m e n ta t io n = G N D

1x74151(-)
2x7400(-3)

1/4 7400 U1
1 7
3 E
X4 S 1 2 4
I m p le m e n ta t io n = x 4 3
2
I0
I1 Z
5 a
1 I2
X3 S 1 15 I3 V

14 I4 6
I m p le m e n ta t io n = x 3 I5 Z
13
12 I6
X2 S 1 I7
I m p le m e n ta t io n = x 2 11
10 S0
9 S1
X1 S1 S2
I m p le m e n ta t io n = x 1 74151A

Fig. 6.1.2. Implementarea funcției a cu MUX de 8 căi

39
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

VCC
X4

GND
X3

X2

47151 7400
X1

1x74151(-)
2x7400(-3)
a

Fig. 6.1.3. Implementarea funcției a cu circuite integrate.

6.2. Implementarea funcției a cu MUX de 16 căi

În acestă variantă de implementare se va folosi circuitul integrat 74LS150 (Fig.

6.2) care pune la dispoziție ieșire activă în 0 logic.

Tab. 6.2.1. Tabelul de adevăr pentru multiplexor 74150

Astfel se va implementa forma negată a funcției.

40
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

FCD
f a (x1, x2, x3, x4) = ∑(1, 4)

VCC
U1
GND 9
G 1x74150(-)
8
7 E0
6 E1
5 E2
4 E3
3 E4
2 E5
1 E6
23 E7 10
22 E8 W X1
21 E9
20 E10
19 E11
18 E12
X1 17 E13
16 E14
X2 E15
15
X3 14 A
13 B
X4 11 C
D
74150

Fig. 6.2.2. Implementarea funcției a cu MUX de 16 căi

6.2. Implementarea funcției a cu 2xMUX de 8 căi

Forma funcției logice ce urmează să fie implementată este:

aFCD (x1, x2, x3, x4) = ∑(0, 2, 3, 11, 12, 13, 14, 15)

41
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

D S TM 1 D S TM 2 D S TM 3 D S TM 4

S1

S1

S1

S1
I m p le m e n t a t io n = x 1 I m p le m e n t a t io n = x 2 I m p le m e n t a t io n = x 3 I m p le m e n t a t io n = x 4
2x74151(-)
1x7400(-3)
1x7432(-3)

1/4 7400
1
3
2 1

0
0
U1 U2
7 7
E E
4 4
3 I0 5 3 I0 5
2 I1 Z 2 I1 Z
1 I2 1 I2
15 I3 15 I3
14 I4 6 14 I4 6
13 I5 Z 13 I5 Z
12 I6 12 I6
I7 I7
11 11 0
10 S0 10 S0
1 9 S1 9 S1
0 S2 1 S2
74151A 74151A
0

1/4 7432
1
3
2 a
0 1
V V

S1

S1
D S TM 5 D S TM 6
I m p le m e n t a t io n = v c c I m p le m e n t a t io n = g n d

Fig. 6.2.1. Implementarea funcției a cu 2xMUX de 8 căi

[Link] funcțiilor
logice folosind DMUX-uri
Demultiplexoarele sunt circuite logice combinaționale care în caz general au o
intrare de date (de informații) I , n intrări de selecție S0 , S 1 , … , Sn−1 și 2n ieșiri
z 0 , z 1 , … , S 2 −1 . Expresia ieșirii z j , pentru j=0,1,2, ... ,2n−1 este:
n

42
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

{
z j = 0 ,dacă j≠ k
I , dacă j=k
unde k este echivalentul zecimal al numărului binar reprezentat de stările 0 și 1
ale intrărilor de selecție și are următoarea expresie k =S n−1 S n−2 … S1 S 0

Schema bloc al unui demultiplexor este prezentată în Fig. 7.1

Fig. 7.1 Schema bloc a unui demultiplexor

Pentru implementare se vor folosi circuitele integrate 74HC154 (Fig.7.2) și
74HC155 (Fig 7.3) realizate în tehnologia CMOS.

Fig. 7.3 Circuit integrat 74LHC155

Fig. 7.2 Circuit integrat 74HC154

7.1. Implementarea functiei a cu DMUX de 16 cai si

porti logice SI-NU

Pentru a implementa funcția f 2 se vor aplica variabilele funcției pe intrările de

selecție ale demultiplexorului 74154 care pune la dispoziție ieșiri active în 0 logic,
conform tabelului de adevăr (Fig. 7.1.1). După aceea, se vor selecta acele ieșiri care
apar în forma adevărată a funcției și se vor introduce într-o poartă ȘI-NU cu 8 intrări a
CI 74HC30 (Fig 7.1.2).
Fig. 7.1.1 Tabel de adevăr DMUX 16 căi

43
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

Fig. 7.1.2 Circuit integrat 74HC30

Forma funcției ce urmează să fie implementată este:

aFCD (x1, x2, x3, x4) = ∑(0, 2, 3, 11, 12, 13, 14, 15)

1x74154(-)
GND S1
I m p le m e n t a t io n = G N D
0
1x7430(-)
U1
18 1
G1 Y 0 2 0
19 Y1 3 U2
G2 Y 2 4 1
Y3 5 2 A
Y4 6 1 3 B

X4 S 1 I m p le m e n t a t io n = x 4 23 Y5
A Y6
7
8
1 4
5
C
D Y
8 a
0 1 1
22 Y7 9 6 E
X3 S 1 I m p le m e n t a t io n = x 3
0 B Y8 10
1
1 11 F V

21 Y9 11 12 G
X2 S 1 I m p le m e n t a t io n = x 2
0 C Y 10 13
1
1 H
20 Y 11 14
X1 S 1 I m p le m e n t a t io n = x 1
0 D Y 12 15
7430
Y 13 16
Y 14 17
Y 15
74154

Fig. 7.1.3. Implmentarea funcției a cu DMUX de 16 căi și poartă ȘI-NU

7.2. Implementarea funcției a cu DMUX de 16 căi și porți logice ȘI

44
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

În această variantă de implementare se vor folosi circuitele integrate 74HC08

(Fig. 7.2.1) și se va pleca de la forma negată a funcției.
FCD
f a (x1, x2, x3, x4) = ∑(1, 4)

Fig. 7.2.1 Circuit integrat 74HC08

1x74154(-)
GND 1x7408(-3)
U1
18 1
G1 Y 0 2
19 Y1 3
G2 Y 2 4
Y3 5
Y4 6 1/4 7408
23 Y5 7 1
X1 A Y6 8 3
22 Y7 9 2 A
X2 B Y8 10
21 Y9 11
X3 C Y 10 13
20 Y 11 14
X4 D Y 12 15
Y 13 16
Y 14 17
Y 15
74154

Fig. 7.2.2. Implemerentarea funcției a cu DMUX 16 căi și poartă ȘI.

VCC
1x74154(-)
X1 1x7408(-3)
X2
X3
74154
7408 X4

GND

a
Fig. 7.2.3. Implementarea funcției a cu circuite integrate.

7.3. Implementarea functiei a cu 2xDMUX de 16cai

În această variantă de implementare, se vor folosi două DMUX-uri de 8 căi legate

în paralel. Pentru a realiza conexiunea în paralel, variabila cu ponderea cea mai mare

45
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

se aplica pe intrarea de strobare a celor două demultiplexoare, în primul se va aplică

adevărată iar în cel de-al doilea negată.
Demultiplexorul 74155 pune la dispoziție ieșiri active în 0 logic conform tabelului
de adevăr.

Fig. 7.3.1 Tabelul de adevăr al demultiplexorului

de 8 căi

Forma funcției ce urmează să fie implementată este:

aFCD (x1, x2, x3, x4) = ∑(0, 2, 3, 11, 12, 13, 14, 15)

X4 S 1
X3 S 1 2x74155(-)
X2 S 1 1x7430(-)
X1 S 1 U1 1x7400(-3)
2 7
1 1G 1Y 0 6
1C 1Y 1 5
13 1Y 2 4
3 A 1Y 3 9
B 2Y 0 10 U4
14 2Y 1 11 1
15 2G 2Y 2 12 2 A
2

2C 2Y 3 3 B
1/4 7400

4 C 8
74155
5 D Y
S1
a
U2 6 E
2 7 11 F
1 1G 1Y 0 6 12 G
1C 1Y 1 5 H
3

13 1Y 2 4 7430
3 A 1Y 3 9
B 2Y 0 10
14 2Y 1 11
15 2G 2Y 2 12
2C 2Y 3
74155

Fig. 7.3.2. Implementarea funcției a cu 2xDMUX de 8 căi în paralel.

46
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

7.4. Implementarea functiei a cu DMUX de 8 cai si retea de porti logice

În această variantă de implementare variabila cu ponderea cea mai mare se va

separa de celelalte și nu se va aplica la intrările demultiplexorului. Pentru aceasta
forma funcției va trebui prelucrată.
aFCD (x1, x2, x3, x4) = ∑(0, 2, 3, 11, 12, 13, 14, 15) = x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 +
x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 + x 1 x 2 x 3 x 4 = x 1 P'0 + x 1 P'2 + x 1 P'3
x 1 P 0 + x 1 P 2+ P 3 + x 1 ( P5 + P4 + P 6 + P7 )
' ' ' ' ' ' ' ' ' ' '
+ x 1 P3 + x 1 P5 + x 1 P6 + x 1 P7 = =

x 1 ( P 0+ P2 ) P 3 x 1 ( P4 + P5 + P6 + P7 ) = x 1 ⋅ P0 P2 P 3 x 1 ⋅ P 4 P 5 P6 P7
' ' ' ' ' ' ' ' ' ' ' ' ' '

GND
S1 1x74155(-)
1x7410(-2)
1x7400(-2)
U1 9 1/2 7420 1x7420(-)
2 7 10
X4 S 1 1 1G 1Y 0 6 8
1C 1Y 1 5 12 1/3 7410
X3 S 1 13 1Y 2 4 13 1 1/4 7400
3 A 1Y 3 9 2 12 1
X2 S 1 B 2Y 0 10 13 3
14 2Y 1 11 1 1/2 7420 2
S1
a
X1 S 1 15 2G 2Y 2 12 2
2C 2Y 3 6
74155 4
5
1/4 7400
1
3
2

Fig. 7.4.1 Implementarea funcției a cu DMUX de o căi în rețea de porți

logice

47
 Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

[Link] circuitelor
Analiza circuitelor se va face pe două criterii: timpi de propagare și puteri
disipate. Pentru aceasta se va întocmi un tabel care va curpinde datele din foile de
catalog ale circuitelor integrate la T =25 ° și V CC=5 V .

Fig. 8.0. Date de catalog pentru circuitele integrate

folosite t
Tehnolog t I CCH I CCL C pd Pd
pLH pHL
C.I.
ie [nsec] [nsec] [mA] [mA] [pF] [mW]
74LS00 10 10 0.8 2.4 - 8
74LS10 10 10 0.6 1.8 - 6
74LS20 10 10 0.4 1.2 - 4
TTL
74LS32 14 14 3.1 4.9 - 20
74LS150 25 26 -0.4 2 - 4
74LS151 27 18 -0.4 2 - 4
CD74HC00 23 19 - - 20 0.05
CD74HC02 22 19 - - 26 0.065
CD74HC08 20 15 - - 20 0.05
CD74HC10 22 15 - - 25 0.062
CD74HC21 22 15 - - 36 0.09
CD74HC27 18 15 - - 25 0.062
CD74HC30 CMOS 26 26 - - 26 0.065
CD74HC15
38 35 - - 80 0.2
4
CD74HC15
32 32 - - 50 0.125
5
CD74HC40
22 15 - - 22 0.055
02

8.1. Timpi de propagare

Timpul de propagare, notat cu t pşi măsurat în [nsec], reprezintă timpul scurs între
momentul când se modifică o variabilă la intrarea unei porți logice şi respectiv
momentul când răspunsul este furnizat la ieşirea porții logice. La comutarea unei porți
logice apar doi timpi de propagare:
 De la nivelul LOW la nivelul HIGH, timp notat cu t pLH
 De la nivelul HIGH la nivelul LOW, timp notat cu t pHL

Timpul de propagare este calculat ca medie aritmetică a celor doi timpi:

48
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

10+10 10+10
 Funcția a : t p=2 ∙ +1∙ =30 ns
2 2
10+10 10+10
 Funcția b : t p=2 ∙ +1∙ =30 ns
2 2
10+10 10+10
 Funcția c : t p=2 ∙ +1∙ =30 ns
2 2
10+10 10+10
 Funcția d : t p=2 ∙ +1∙ =30 ns
2 2
10+10 10+10
 Funcția e : t p=2 ∙ +1∙ =30 ns
2 2
10+10 10+10
 Funcția f : t p=2 ∙ +1∙ =30 ns
2 2
10+10 10+10
 Funcția g: t p=2 ∙ +1∙ =30 ns
2 2
10+10 10+10 10+10
 Ansamblu cu porți ȘI-NU: t p=1 ∙ +1∙ +1 ∙ =30 ns
2 2 2
10+10 22+ 15
 Ansamblu cu porți ȘI-NU și SAU-NU: t p=1 ∙ +2∙ =47 ns
2 2
10+10 27+18
 Implementare cu MUX de 8 căi: t p=1 ∙ +1∙ =32.5 ns
2 2
 Implementare cu 2xMUX de 8 căi în paralel
10+10 27+18 14 +14
t p=1 ∙ +1∙ +1∙ =46.5 ns
2 2 2
26+25
 Implementarea cu MUX de 16 căi : t p=1 ∙ =25.5 ns
2
 Implementarea cu DMUX de 16 căi și porți ȘI-NU:
38+35 26+26
t p=1 ∙ +1∙ =62.5 ns
2 2
 Implementarea cu DMUX de 16 căi și porți ȘI:
38+35 20+15
t p=1 ∙ +1∙ =71.5 ns
2 2
 Implementarea cu 2xDMUX de 8 căi legate în paralel:
10+10 32+ 32 26+26
t p=1 ∙ +1∙ +1 ∙ =68 ns
2 2 2
 Implementarea cu DMUX de 8 căi și rețea de porți logice ȘI-NU:

49
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

32+32 10+10 10+10 10+10

t p=1 ∙ +1 ∙ +1 ∙ +1∙ =62 ns
2 2 2 2

8.2. Puteri disipate

Consumul de putere Pd , pentru o familie de circuite logice realizate cu

circuite integrate, rezultă ca o sumă a două componente de putere, una statică
Pdcc și una dinamică Pdca .
 Consumul de putere în regim static (în curent continuu) este
definit de relația:
(P L + P H ) V CC (I CCL + I CCH )
Pd = =
2 2
unde
- P L , P H reprezintă puterile absorbite de circuitul logic de la sursa de
tensiune , în starea de nivel H (high) şi respectiv în starea de nivel L (low);
- I CCL , I CCH reprezintă curenții absorbiți de poartă de la sursă , în starea H şi
respectiv L;
- V CC este tensiunea sursei de alimentare, de curent continuu.
 Consumul de putere în regim dinamic (în curent alternativ)

Această componentă a consumului de putere apare în cursul tranziției porții

logice de la starea logică High la Low şi invers. Puterea totală disipată pe rezistența
circuitului de către curentul de încărcare/descărcare a capacității echivalente este dată
de relația:
2
Pdca=C ∙V ∙ f [watt ]
Unde
- C reprezintă capacitatea echivalentă a capacităților din circuit, în farazi;
- V reprezintă tensiunea sursei de alimentare, in volți;
- f reprezintă semnalelor de comandă, în Hz.

Calculul puterilor disipate:

 Funcția a: Pd =5 ∙8+ 1∙ 6=46 mW
 Funcția b: Pd =5 ∙8+ 1∙ 6=46 mW

50
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

 Funcția c: Pd =4 ∙8+1 ∙ 6=38 mW

 Funcția d: Pd =5 ∙8+ 1∙ 6=46 mW
 Funcția e: Pd =5 ∙8=40 mW
 Funcția f: Pd =5 ∙8=40 mW
 Funcția g: Pd =4 ∙8=32 mW
 Ansamblu cu porți ȘI-NU: Pd =15 ∙8+ 4 ∙ 6=148 mW
 Ansamblu cu porți ȘI-NU și SAU-NU:
Pd =7 ∙ 8+3 ∙6+ 10∙ 0.05+1 ∙ 0.062=74.031 mW
 Implementare cu MUX de 8 căi: Pd =1∙ 8+1 ∙ 4=12 mW
 Implementare cu 2xMUX de 8 căi în paralel Pd =1∙ 8+2 ∙ 4 +1∙ 20=36 mW
 Implementarea cu MUX de 16 căi: Pd =1∙ 4=4 mW
 Implementarea cu DMUX de 16 căi și porți ȘI-NU:
Pd =1∙ 0.2+1 ∙ 0.065=0.265 mW
 Implementarea cu DMUX de 16 căi și porți ȘI:
Pd =1∙ 0.2+1 ∙ 0.05=0.25 mW
 Implementarea cu 2xDMUX de 8 căi legate în paralel:
Pd =1∙ 8+2 ∙ 0.125+1 ∙0.065=8.315 mW
 Implementarea cu DMUX de 8 căi și rețea de porți logice ȘI-NU:
Pd =1∙ 8+1 ∙ 0.125+2 ∙ 4+1 ∙ 6+1∙ 8=30.125 mW

8.3. Compararea solutiilor de implementare obtinute

Fig. 8.3.1 Tabelul de comparație al implementărilor
tp Pd
Tehnolo
Implementare C.I. [nse [mw
gie
c] ]
2x7400(-
3)
Funcția a cu porți ȘI-NU 30 38
1x7410(-
2)
TTL
2x7400(-
3)
Funcția b cu porți ȘI-NU 30 52
1x7410(-
2)

51
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

1x7400(-)
Funcția c cu porți ȘI-NU 1x7410(- 30
38
2)

2x7400(-
3)
Funcția d cu porți ȘI-NU 30 46
1x7410(-
2)

2x7400(-
Funcția e cu porți ȘI-NU 30 40
3)

2x7400(-
Funcția f cu porți ȘI-NU 30 40
3)

Funcția g cu porți ȘI-NU 1x7400(-) 30 32

4x7400(-
1)
Ansamblul funcțiilor cu porți ȘI-NU 30 148
2x7410(-
2)

1x74151(-
)
Implementare cu MUX de 8 căi 32.5 12
1x7400(-
3)

2x74151(-
Implementare cu 2xMUX de 8 căi în )
46.5 36
paralel 1x7400(-
3)

1x74150(-
Implementarea cu MUX de 16 căi 25.5 4
)

2x7400(-
1)
1x7410(-
TLL și 2) 74.03
Ansamblu cu porți ȘI-NU și SAU-NU: 47
CMOS 3x7420(- 1
2)
1x7427(-
2)

CMOS 1x74154(-
Implementarea cu DMUX de 16 căi
) 62.5 0.265
și porți ȘI-NU
1x7430(-)

1x74154(-
Implementarea cu DMUX de 16 căi )
71.5 0.25
și porți ȘI 1x7408(-
3)

Implementarea cu 2xDMUX de 8 1x7400(- 68 8.315

căi legate în paralel 3)

52
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de A

2x74155(-
)
1x7430(-)

1x74155(-
)
2x7420(-)
Implementarea cu DMUX de 8 căi și 30.12
1x7410(- 62
rețea de porți logice ȘI-NU 5
2)
1x7400(-
2)

Din punct de vedere al numărului de circuite integrate cât și al gradului lor de

utilizare, putem observa că implementarea funcției a cu MUX de 16 căi realizat în
tehnologia TTL este cea mai optimă. În tehnologia CMOS, cea mai optimă
implementare din acest punct de vedere este cea cu DMUX de 16 căi și porți logice ȘI-
NU.
Din punct de vedere al timpului de propagare, circuitele integrate realizate în
tehnologia TTL sunt mai rapide față de cele realizate în tehnologia CMOS, cea mai
optimă implementare fiind cea cu MUX de 16 căi iar cea mai nefavorabilă
implementare este cea cu DMUX de 16 căi și porți logice ȘI.
Din punct de vedere al puterii disipate, circuitele integrate realizate în tehnologia
CMOS consumă mai puțin decât circuitele realizate în tehnologia TTL, , cea mai optimă
implementare fiind cea cu DMUX de 16 căi și porți logice ȘI, iar cea mai nefavorabilă
implementare este cea cu porți logice ȘI-NU (realizate în tehnologia TTL).

53
Facultatea de Inginerie Electric i tiina Calculatoarelor Automatic i Informatic Aplicat Departamentul de Auto

[Link] simulării folosind

pachetul de programe OrCAD

Fig. 9.1 Variabilele de intrare

Fig. 8.2 Simularea implementarii cu porti logice ȘI-NU

Fig. 8.3 Simularea implementării ansamblului de funcții cu porți logice ȘI-NU

Fig. 8.4 Simularea implementării funcției a cu MUX de 8 căi

Fig. 8.5 Simularea implementării funcției a cu DMUX de 16 căi si porți logice ȘI-NU

[Link]
[1] Moldoveanu, F., Floroian, D. –Circuite logice şi comenzi secvențiale. Circuite
logice
combinaționale , Ed. Universității Transilvania din Braşov, 2003.
[2] [Link]

54