Organizarea
Calculatoarelor
Laborator II
5 - 9 Martie 2018
Universitatea Politehnica Timișoara
Cuprins:
Plan Semestrul II ........................................................................................................................................... 3
Circuite Secvențiale vs. Circuite Combinaționale ......................................................................................... 4
Ce este un circuit secvențial? .................................................................................................................... 4
Circuite Flip-Flop. Comparații ............................................................................................................... 4
Ce este un circuit combinațional?............................................................................................................. 4
2-Segment Design ......................................................................................................................................... 5
Modelare Secvențială ............................................................................................................................... 5
Modelare Combinațională ........................................................................................................................ 5
Verilog ........................................................................................................................................................... 6
Simulare vs. Sinteză ...................................................................................................................................... 6
Simulare (ModelSim) ................................................................................................................................ 6
Sinteză (Quartus II).................................................................................................................................... 6
Bibliografie .................................................................................................................................................... 7
Plan Semestrul II
Index Laborator Data Subiect/Laborator
1 19 – 23 Feb 2018 Prezentare generală
2 26 Feb – 2 Mar 2018 Sistem – Definire arhitectură/design
3 5 – 9 Mar 2018 Recapitulare HDL
4 12 – 16 Mar 2018 Înmultitoare:
- Introducere, Întrebări, Exerciții.
- Implementare HDL (Modelsim) (2p)
5 19 – 23 Mar 2018 Împărțitoare:
- Introducere, Întrebări, Exerciții
- Implementare HDL (Modelsim) (2p)
6 26 – 30 Mar 2018 Implementare arhitectură cu ambele elemente
dezvoltate in saptămânile 4 și 5.
Verificare pe placă.
7 2 – 6 April 2018 Evaluare sistem complet functional. (2p)
8 16 – 20 April 2018
9 23 – 27 April 2018
10 30 April – 4 Mai 2018
11 7 – 11 Mai 2018
12 14 – 18 Mai 2018
13 21 – 25 Mai 2018
14 28 Mai – 1 Iun 2018 Recuperare laborator
Circuite Secvențiale vs. Circuite Combinaționale
[1][2][3]
Ce este un circuit secvențial?
La circuitele logice secvențiale, starea ieșirilor depinde nu numai de starea actuală a intrarilor, dar și de
stările anterioare ale circuitului. Din acest motiv se spune că circuitele logice secvențiale sunt circuite cu
memorie.
Acestea pot fi de tip Latch sau Flip-Flop (FF), fiecare dintre ele putând memora un singur bit de
informație la un moment dat.
Diferența principală dintre ele constă în faptul că:
- ieșirea latch-urilor este constant afectată de intrare (atâta timp cât semnalul de “enable” este
setat corespunzător (e.g. palier “1” sau “0” al semnalului)).
- ieșirea FF-urile se schimbă doar la momentul frontului crescător (sau descrescător, după caz)
al semnalului de “enable” (e.g. tranziția de la “0”->”1” sau de la “1” la “0”).
*semnalul de “enable” este adesea considerat ca fiind cel de clock/tact).
Circuite Flip-Flop. Comparații
Circuitele JK au avantajul de a prezenta multe stări indiferente la intrare, fapt ce
permite simplificarea circuitelor.
Circuitele D au avantajul de a nu fi necesară resetarea, dar ecuațiile la intrare
sunt mult mai complexe decât la circuitele JK. Sunt utilizare mai des deoarece:
- Au o singură intrare
- Nu au tabelă de excitare
- Necesită mai puține componente electronice decât circuitele JK
Ce este un circuit combinațional?
Circuitele logice combinaționale sunt circuite fără memorie și se caracterizează prin faptul că semnalele
de ieșire sunt combinații logice ale semnalelor de intrare.
2-Segment Design
Combinațional
signal_state_NEXT signal_state_CURRENT
<=
clk
rst
D
Secvențial
! signal_state_CURRENT
Modelare Secvențială
*Pe baza figurii de mai sus observăm că:
- starea curentă a unui semnal este tot timpul actualizată la front de tact.
signal_state_CURRENT <= signal_state_NEXT
Modelare Combinațională
*Pe baza figurii de mai sus observăm că:
- ieșirea reprezintă o procesare/funcție de intrare ( f(in) ).
signal_state_NEXT = f(signal_state_CURRENT)
Verilog
[6][7]
//combinațional
always
@(signal_state_CURRENT)
begin
// signal_state_NEXT = f(signal_state_CURRENT);
signal_state_NEXT = signal_state_CURRENT;
// or, as an example:
// signal_state_NEXT = ~signal_state_CURRENT;
end
// secvențial
always
@(posedge clk, posedge rst)
begin
if (rst)
signal_state_CURRENT <= 1'b0;
else
signal_state_CURRENT <= signal_state_NEXT;
end
*Keep in mind that the verilog (.v) files will be synthesized using the Altera Quartus II Suite (and not the
Xilinx one), since the available chips on the boards are manufactured by Altera.
Simulare vs. Sinteză
Simulare (ModelSim)
1. Where to download Modelsim from? [4]
a. Keep in mind that a license file will be sent to your e-mail address (if provided correctly!)
2. How to Setup Simulation in Modelsim [5]
Sinteză (Quartus II)
1. Video [8]
2. Quartus II Handbook Volume 1: Design and Synthesis [9]
Bibliografie
[1][Link]
[2][Link]
[3][Link]
[Link]
[4][Link]
[5][Link]
[6][Link]
[7][Link]
[8][Link]
[9][Link]
www/global/en_US/pdfs/literature/hb/qts/qts_qii5v1.pdf