- Curs5 -
ÎNTÂRZIERILE ÎN CIRCUITELE COMBINAŢIONALE
Tehnologia CMOS
Calculul întârzierilor
CONVENŢII PENTRU SINCRONIZAREA SISTEMELOR NUMERICE
ELEMENTE DE MEMORARE CU INTRARE DE CEAS
CALCULUL PERIOADEI CEASULUI ÎN CONDIŢIILE COMENZII PE FRONT
COMPONENTELE UNITĂŢII DE EXECUŢIE
◦ REFERINŢE:
[Link]/~cs152
[Link]
Prelucrarea informaţiei în sistemele de calcul se realizează în timpul transferului
acesteia de la o sursă/element de memorare la o destinaţie/element de memorare, prin
intermediul unei logici combinaţionale.
IEŞIRI
INTRĂRI Logică Combinaţională
Se doreşte reutilizarea
logicii combinaţionale
la fiecare ciclu de ceas
CS 152
Tehnologia CMOS - tehnologia de bază.
Tranzistor NMOS
(Semiconductor
•CMOS: Semiconductor Metal Oxid Complementar. Metal Oxid de tip N)
Tranzistor PMOS
(Semiconductor Metal
Oxid de tip P)
NMOS PMOS
conduce dacă la Vdd = 5V este blocat dacă la
poarta lui se aplică VDD = 5V
poarta lui se aplică un
un potenţial electric potenţial electric
ridicat (Vdd) ridicat (Vdd)
este blocat dacă la conduce dacă la GND = 0V
GND = 0V
poarta lui se aplică poarta lui se aplică un
un potenţial electric potenţial electric
coborât (GND) coborât (GND)
Inversorul CMOS
Circuit Operarea
VD D Inversorului VD D
Simbol
PMOS
Incărcare
In Out IN OUT IN
NMOS Deschis
Caracteristica de transfer VD D
Vout
Vdd
IN
Vdd Vin Descărcare
CS 152
Comparaţie între porţi logice
Poarta NAND cu două intrări Poarta NOR cu două intrări
A A B Out A A B Out
Out Out
0 0 1 0 0 1
B 0 1 1 B 0 1 0
1 0 1 1 0 0
1 1 0 1 1 0
VD D VD D
OUT
B B
Out
CS 152
Comportările ideală şi reală
a) Când intrarea 0 ->1, ieşirea 1 ->0 , dar NU instantaneu.
Când ieşirea efectuează tranziţia 1 ->0, tensiunea de ieşire tranzitează de la Vdd (5V) la 0V.
b) Când intrarea 1->0, ieşirea 0 ->1 dar NU instantaneu.
Când ieşirea efectuează tranziţia 0 ->1: tensiunea de ieşire tranzitează de la 0 V la Vdd (5V).
c) Tensiunea nu se modifică instantaneu.
IN OUT
1 => VD D
Tensiune Vout
Vin
0 => GND
Timp
CS 152
Conectarea în serie a porţilor.
Vdd Vdd
Vin V1 Vout
Vin V1 Vout
G1 G2
C1 Cout
G1 G2
Tensiune
VD D
Vin V1 Vout
VD D /2
d1 d2
GND
Timp CS 152
Întârzierea Totală de propagare = Suma Întârzierilor Individuale = d1 + d2
Calculul întârzierilor
Suma întârzierilor pe căile seriale
Întârzierea ( ) ≠ Întârzierea ( )
Întârzierea ( ) = Întârzierea ( ) + Întârzierea ( )
Întârzierea ( ) = Întârzierea ( ) + Întârzierea ( )
Drumul Critic = Calea cea mai lungă dintre cele N căi paralele
Vdd Vdd
Vin V1 V2
Vin V1 V2
G1 G2
V3
CS 152 Vdd
Vin
V3
G3
Modelul general al întârzierii în circuitele combinaţionale
Întârziere
x
Vout
A x
B Cout
x
. Celula logică x
. combinaţională
. x
Întârziere x Întârzierea pe
X internă unitatea de sarcină
Punct critic Cout
CS 152
CONVENŢII PENTRU SINCRONIZAREA SISTEMELOR NUMERICE
Pentru toate sistemele numerice este necesară o convenţie în legătură cu momentul în
care receptorul/destinaţia poate prelua data aplicată la intrarea sa:
sistemele sincrone utilizează un semnal de ceas comun;
sistemele asincrone codifică semnalele “dată prezentă” (data ready) separat sau
împreună cu semnalele care reprezintă datele.
Sistemele numerice necesită o convenţie Sincron Asincron
privitoare la momentul la care emiţătorul
poate transmite în siguranţă o altă Data
dată/informaţie către receptor: Data Gata
sistemele sincrone: la următorul front al Acceptat
semnalului de ceas;
sistemele asincrone: după emiterea de
către receptor a semnalului acceptat/
acknowledge. Ceas MIT 6371
ASIC-uri cu mai multe domenii cu ceas sincron:
Domeniul de
Domeniul de ceas 3
ceas 1
Domeniul de
ceas 2 Domeniul
Circuitul A Circuitul C de
ceas 4
Domeniul de
ceas 6 Domeniul de
ceas 5
Circuitul B
MIT 6371
ELEMENTE DE MEMORARE CU INTRARE DE CEAS
Latch/”zăvor” transparent
Registru/Bistabil de tip D,
comandat pe front
Realizarea unui Latch:
un multiplexor cu 0
Q
semnalul de selecţie CLK
D
1
CLK
un Latch CMOS realizat cu ajutorul porţilor de transmisie:
Parametrii sincronizării/timing-ului latch-ului
TCQmin/ TCQmax: timpul de propagare a semnalului de la intrare la ieşire atunci când
semnalul de ceas deschide latch-ul.
TDQmin/ TDQmax: timpul de propagare a semnalului de la intrare la ieşire atunci când
latch-ul este transparent; de regulă este cel mai important parametru de sincronizare a
ceasului.
Tstabilire/setup/ Tmentinere/hold: definesc o fereastră în jurul frontului posterior al
semnalului de ceas pe durata căreia data trebuie să fie stabilă pentru a fi eşantionată corect.
Cursa referitoare la timpul de stabilire şi timpul de menţinere
Circuite bistabile
TCQmin/ TCQmax: timpul de propagare
a semnalului de la intrare la ieşire, în raport
cu frontul semnalului de ceas;
Tstabilire/setup/ Tmentinere/hold:
definesc fereastra din jurul frontului ceasului
pe durata căreia data trebuie să fie stabilă,
pentru a fi eşantionată corect.
Calculul perioadei ceasului în condiţiile comenzii pe front
Restricţia pentru drumul cel mai lung sau calea cea mai lentă:
Tciclu ≥ TCQmax + Tpmax + Tstabilire/setup
Restricţia pentru drumul cel mai scurt sau calea cea mai rapidă:
TCQmin + Tpmin ≥ Tmentinere/hold
Furnizarea semnalului de ceas
Comparaţie între skew şi jitter
Skew-ul reprezintă o variaţie spaţială a timpilor de sosire a semnalelor de ceas:
variaţia în ceea ce priveşte acelaşi front de ceas, văzut de către două sau mai
multe bistabile diferite.
Jitter-ul constituie variaţia temporală a timpilor de sosire: variaţia în ceea ce
priveşte timpii de sosire a două fronturi succesive ale semnalului de ceas la
acelaşi bistabil.
Zgomotul sursei de alimentare reprezintă cauza principală a fenomenului jitter.
Reţea de distribuţie a ceasului
Arbori H de
distribuţie a
ceasului
Cazul cel mai defavorabil apare când CLK2 soseşte mai devreme/mai târziu decât CLK1.
Restricţia pentru drumul cel mai lung sau calea cea mai lentă:
Tciclu ≥ TCQmax + Tpmax + Tstabilire/setup + Talunecare/skew
Restricţia pentru drumul cel mai scurt/calea cea mai rapidă:
TCQmin + Tpmin ≥ Tmentinere/hold + Talunecare/skew
Componentele unităţii de execuţie
Elemente combinaţionale Elemente de memorare
Carry in
32
A
32 Suma
Sumator
32 registru
B
Carry out
Selecţie
32 Write enable
A
MUX 32 Y
32
B Date in N N Date out
OP
32
A CLK
UAL 32 Rezultat
32
B
Registrele
generale Write RW RA RB
enable 5 5 5
Bus W 32 Bus B
32 registre 32
de 32 biţi Bus A
CLK
RA (număr), care specifică registrul general al cărui coţinut se plasează pe
busA;
RB (număr), care specifică registrul general al cărui conţinut se plasează
pe busB;
RW (număr), care specifică registrul general al cărui conţinut va fi
modificat prin forţarea conţinutului magistralei busW, când Write Enable
este pe nivel ridicat.
Memoria ideală
CLK
Write Adresa Setup Hold Setup Hold
enable Indiferent
Date intrare
Date ieşire . . . .
Memorie . . .
32 32 .
CLK . . . .
Metodologia de sincronizare :
• toate elementele de memorare sunt controlate pe acelaşi front al ceasului.
•durata ciclului este: = CLK → Q + Întârzierea pe calea cea mai lunga + Timp de stabilire
(Setup Time) + Alunecarea ceasului (Clock Skew)
• (CLK → Q + Întârzierea pe calea cea mai scurta – Alunecarea ceasului) > Timpul de
menţinere (Hold Time)