Arquitectura do Conjunto

de Instruções
CISC × RISC

Cadeira: Arquitectura de Computadores

ESTRUTURA DA APRESENTAÇÃO

Agenda
Fundamentos Análise Comparativa
01 04
Arquitectura vs. Organização · ISA Tabela, código e controvérsia

CISC Tendências Actuais

02 05
Origens, características, vantagens e desvantagens μops, ARM e RISC-V

RISC Conclusão
03 06
Características, pipeline e hazards Resposta à questão norteadora
CAPÍTULO 1 · FUNDAMENTOS

Arquitectura vs. Organização

ARQUITECTURA ORGANIZAÇÃO

Visível ao programador Invisível ao programador

Conjunto de instruções (ISA) Tipo de pipeline

Tipos de dados e tamanhos VS Gestão do barramento

Modos de endereçamento Hierarquia de caches

Mecanismos de E/S Circuitos da UC

Formatos das instruções Previsão de desvios

💡 CISC e RISC são arquitecturas (ISAs) diferentes — mas os processadores CISC modernos têm organização interna RISC.
02
CISC
Complex Instruction Set Computer
Origens Históricas · Características · Vantagens e Desvantagens · Intel 80486
CISC · ORIGENS

Por que surgiu o CISC?

Memória Era Escassa e Cara

A densidade de código era prioridade. Instruções complexas poupavam bytes valiosos de RAM.
1960s–80s

Compiladores Ineficientes

O software era escrito em assembly. Instruções "poderosas" simplificavam o trabalho do programador.

Compiladores

Software > Hardware

Valia investir em hardware complexo se isso simplificasse a programação. Complexidade do software → hardware.
Filosofia
CISC · CARACTERÍSTICAS

Características Fundamentais do CISC

Instruções de Tamanho Variável Operações Memória-Memória

01 04
1 a 15 bytes por instrução (x86). Optimiza densidade mas complica Instruções que somam valores em memória sem passar explicitamente
descodificação. por registadores.

Conjunto Grande e Complexo Controlo via Microprogramação

02 05
Mais de 1 500 variantes no x86 actual. Instruções especializadas para UC traduz instruções em micro-ops via microcódigo — flexível, mas
tarefas específicas. com overhead.

Múltiplos Modos de Endereçamento Poucos Registadores

03 06
Mais de 10 modos: directo, indirecto, indexado, base+deslocamento, Tipicamente 8–16 registadores de propósito geral (menos necessidade
etc. por operar em memória).
CISC · AVALIAÇÃO

Vantagens e Desvantagens
VANTAGENS DESVANTAGENS

Hardware complexo — descodificação de instruções variáveis

Código compacto — programas ocupam menos memória
consume área de chip

Compiladores mais simples (instruções próximas da Pipeline difícil — instruções de duração variável criam hazards
linguagem de alto nível) frequentes

Menos acessos ao barramento em arquiteturas sem cache Instruções complexas raramente usadas (regra 80/20)

Maior consumo energético — crítico para dispositivos móveis

Exemplo clássico: Intel 80486 — ISA CISC, já com cache L1 (8 KB) e pipeline de 5 estágios para instruções simples.
03
RISC
Reduced Instruction Set Computer
Origens · Load/Store · Pipeline · Hazards · SPARC e ARM
RISC · CARACTERÍSTICAS

Características Fundamentais do RISC

Instruções de Tamanho Fixo Controlo Hardwired

01 04
UC em circuitos lógicos directos — sem microcódigo. Elimina overhead
Todas têm 32 bits. Simplifica drasticamente a descodificação da UC.
de tradução.

Conjunto Pequeno e Simples Grande Banco de Registadores

02 05
30 a 100 instruções — apenas as mais usadas. Regra 80/20 validada
32 a 128 registadores para compensar a restrição Load/Store.
empiricamente.

Arquitectura Load/Store Pipeline Profundo e Optimizado

03 06
Só LOAD e STORE acedem à memória. Todas as outras operam sobre Uniformidade das instruções permite pipelines de 5 a 20+ estágios
registadores. muito eficientes.
RISC · PIPELINE

Pipeline de 5 Estágios (MIPS)

IF ID EX MEM WB
Instruction Fetch Instruction Decode Execute Memory Access Write Back

Executa a operação na
Busca a instrução na Descodifica e lê os LOAD/STORE: acesso à Escreve o resultado no
ULA (ADD, AND,
cache de instruções registadores de origem memória de dados registador de destino
BRANCH...)

Tipos de Hazards e Mitigação

Data Hazard Control Hazard Structural Hazard

Instrução depende de resultado anterior → Desvio condicional atrasa pipeline → Delayed Conflito de recurso de hardware → Unidades
Forwarding + NOPs pelo compilador Branch (slot de atraso) funcionais replicadas no design
04
ANÁLISE
COMPARATIVA
Tabela Comparativa · Exemplo de Código · Controvérsia RISC vs. CISC
ANÁLISE COMPARATIVA

CISC × RISC — Comparação Detalhada

Característica CISC RISC

Nº de Instruções >1 500 variantes (x86) 30 – 100 instruções

Tamanho da Instrução Variável (1 – 15 bytes) Fixo (32 bits)

Acesso à Memória Maioria das instruções Apenas LOAD e STORE

Tipo de UC Microprogramada (lenta) Hardwired (rápida)

Registadores 8 – 16 (poucos) 32 – 128 (muitos)

Densidade de Código Alta (compacto) Baixa (mais instruções)

IPC típico (moderno) ~3–5 (com OoO) ~3–6 (ARM/Apple M-series)

Consumo Energético 15 – 125 W (Intel Core) 1 – 10 W (ARM)

Exemplos Intel x86, VAX, 68000 ARM, MIPS, SPARC, RISC-V

ANÁLISE COMPARATIVA · CÓDIGO

a[5] = a[4] + a[3] — CISC vs. RISC

CISC (pseudo-assembly x86) RISC (pseudo-assembly MIPS)

MOV EAX, [a + 16] ; a[4] → EAX LOAD R1, 16(R2) ; R1 = a[4]

ADD EAX, [a + 12] ; EAX + a[3] LOAD R3, 12(R2) ; R3 = a[3]

MOV [a + 20], EAX ; → a[5] ADD R1, R1, R3 ; R1 = R1+R3

3 instruções 4 instruções — todas 1 ciclo
STORE R1, 20(R2) ; a[5] = R1
⚠ ADD EAX,[a+12] acede à memória → múltiplos ciclos de latência ✓ Todas as instruções têm duração idêntica → pipeline perfeito

O RISC usa mais instruções, mas todas de duração uniforme — resultando em desempenho real superior graças ao pipeline.
 CISC × RISC em Números

>1500 47 95% 10×

Diferença de consumo ARM vs
Variantes de instrução x86 Instruções base RISC-V (RV32I) Smartphones com ARM (RISC)
x86

IPC Típico — Processadores Modernos

Intel Core i9 (x86/CISC) 4.5 IPC

AMD Ryzen (x86/CISC) 4.2 IPC

Apple M4 (ARM/RISC) 5.8 IPC

Qualcomm SD 8 Gen 3 (ARM) 4.8 IPC

05
TENDÊNCIAS
ACTUAIS
μops · ARM · RISC-V · Aceleradores de IA
TENDÊNCIAS · CONVERGÊNCIA

O CISC Híbrido: Micro-operações (μops)

Instrução Descodificador μop Cache Núcleo RISC

CISC (x86) Complexo (Decoded ICache) Interno (OoO)
▶ ▶ ▶
ADD [1234H], 5 1 a 100+ μops desde Sandy Bridge, 2011 até 6 μops/ciclo

Custo de descodificação por tipo de instrução

Tipo de Instrução Exemplo μops

Simples ADD reg, reg / MOV reg, reg 1

Média complexidade ADD reg, mem / PUSH/POP 2

Complexa (microcódigo) REP MOVS (cópia de blocos) 100+

SIMD vectorial VMASKMOV, VPGATHER 8–12

TENDÊNCIAS · ARM & RISC-V

ARM e RISC-V — O Futuro do RISC

ARM (AArch64) RISC-V — ISA Aberta e Gratuita

UC Berkeley, 2010: 47 instruções base (RV32I) + extensões M, A,

Presente em >95% dos smartphones e tablets
F/D, V

Sem royalties: Qualquer pessoa/empresa pode usar sem pagar

Apple M1 → M4: supera Intel Core em desempenho/watt
licenças

IA em data centers: Alibaba (XuanTie) e Cambricon usam RISC-V

Qualcomm SD 8 Gen 3: ~8–10 W vs. 125 W do Intel i9
em chips de IA

Convenção AAPCS64: primeiros 8 argumentos por registadores

>15 mil milhões: Núcleos RISC-V expedidos globalmente em 2025
(x0–x7) — sem memória

Demonstra que RISC vence x86 também em portáteis e Edge AI: Projecto PULP (ETH Zurique): consumo na ordem dos
workstations microwatts

O RISC-V democratiza o hardware como o Linux democratizou o software — fundamental para países como Moçambique.
Conclusão
Em 2026, ainda existe fronteira clara entre CISC e RISC?

Fronteira Arquitectural — SIM

x86 e ARM são ISAs genuinamente diferentes: conjuntos de instruções, modos de endereçamento e filosofias de design distintos.

Fronteira Organizacional — CONVERGENTE

Todos os processadores modernos de alto desempenho usam os mesmos princípios RISC internamente: pipeline, OoO, μops,
renomeação de registadores.

Vale a pena ensinar? INEQUIVOCAMENTE SIM

Ensina trade-offs de engenharia; explica incompatibilidade x86↔ARM; fundamenta a compreensão dos μops e processadores
modernos.

Maputo, Maio de 2026 · UEM – Arquitectura de Computadores · Biote Ngovene

Referências Bibliográficas
STALLINGS, W. Computer Organization and Architecture: Designing for Performance. 8.ª ed. Pearson/Prentice Hall, 2006.

PATTERSON, D. A.; HENNESSY, J. L. Computer Organization and Design RISC-V Edition. 2.ª ed. Morgan Kaufmann, 2021.

TANENBAUM, A. S. Structured Computer Organization. 4.ª ed. Prentice Hall, 1999.

WATERMAN, A.; ASANOVIĆ, K. (Eds.). The RISC-V Instruction Set Manual, Volume I: Unprivileged ISA. RISC-V International, 2019.

APPLE INC. Apple Silicon Technical Brief: Apple M1 Ultra. Apple Inc., 2021.

PATTERSON, D. A. "Reduced Instruction Set Computers." Communications of the ACM. Vol. 28, N.º 1, Jan. 1985.

FOG, A. Microarchitecture of Intel, AMD and VIA CPUs. Copenhagen University, 2023.