MOD.
2: Elettronica
digitale
UD.4.1: Latch.
Prof. Tozzi Gabriele – ITIS G. Marconi - Verona 1
Reti combinatorie
• Nelle RETI COMBINATORIE il valore
logico delle variabili di uscita, in un dato
istante, è funzione solo dei valori delle
variabili di ingresso in quello stesso istante.
• Quindi il ripetersi nel tempo della stessa
configurazione dei dati di ingresso porta ad
avere necessariamente gli stessi valori in
uscita, che perciò non dipendono dai
valori precedenti delle variabili di
ingresso.
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Reti sequenziali
•Nelle RETI SEQUENZIALI , invece, le
uscite sono funzione non solo dei valori
delle variabili di ingresso attuali, ma
anche della storia precedente del
sistema (sequenza di valori assunti
precedentemente dagli ingressi).
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Reti sequenziali-Caratteristiche
• Sono dotate di memoria per
ricordare lo stato precedente;
• I valori delle uscite sono determinati
non solo dalla configurazione delle
variabili in ingresso (come accade in
una rete combinatoria) ma anche
dall’informazione precedente che il
circuito ha memorizzato importanza
della variabile tempo.
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Reti sequenziali
• L’elemento funzionale elementare per la realizzazione
di circuiti sequenziali è il bistabile (elemento di
memoria), che è in grado di memorizzare un bit di
informazione.
• I circuiti sequenziali sono formati da:
bistabili, che hanno la funzione di memorizzare
valori di singoli bit,
porte logiche, organizzate in reti combinatorie,
che hanno funzioni di elaborazione di informazioni.
• Il bistabile è così denominato poiché presenta due
stati stabili (H ed L, oppure 0 od 1) e la
commutazione dall’uno all’altro è controllata (forzata)
dagli ingressi della rete.
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Reti sequenziali asincrone e sincrone
• Le reti sequenziali si possono suddividere in due grandi
categorie:
1. Reti ASINCRONE: non esiste un segnale di
sincronizzazione (normalmente un clock) che regola la
temporizzazione. Modificano lo stato rispondendo
direttamente a eventi sui segnali d’ingresso.
2. Reti SINCRONE: sono sensibili ad un segnale di
controllo (o di sincronizzazione) e la commutazione da
uno stato all’altro può avvenire solo in corrispondenza
di eventi del segnale di controllo (ad esempio
transizione di livello del clock, ossia sul “fronte”).
Segnale di clock
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Latch
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Reti sequenziali
• Il funzionamento delle reti sequenziali è
basato su una rete di retroazione
positiva che è in grado di riportare in
ingresso i valori assunti dalle uscite.
• È pertanto essenzialmente un sistema ad
anello chiuso:
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Reti sequenziali
Latch
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Reti sequenziali
• Ma solo così sarebbe immodificabile:
• Ho bisogno degli ingressi!
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Bistabile asincrono: latch SR
• Il latch SR (Set-Reset) asincrono rappresenta l’elemento
fondamentale della logica sequenziale e costituisce la cella
elementare di memoria.
Realizzato con porte NOR Realizzato con porte NAND
NB: porta NOR forzata NB: porta NAND forzata
a 0 da un ingresso 1. a 1 da un ingresso 0.
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Bistabile asincrono: latch SR
G1
G2
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Latch SR-Diagramma degli stati
• Oltre alla Tabella caratteristica è possibile un’altra descrizione della
funzionalità dei bistabili, ossia tramite il Diagramma degli stati.
• Per esercizio, provare a spiegare la logica con cui è costruito il
seguente diagramma degli stati del latch SR a porte NOR.
Diagramma degli stati
Latch SR a porte NOR Tabella di verità del
novembre 2011 latch SR a porte NOR 13
Latch come dispositivo antirimbalzo
• Un applicazione tipica del latch
S-R è il circuito antirimbalzo
(anti-bounce).
• Il circuito anti-bounce è
necessario nel caso si debba
fornire un’informazione digitale
(Vout) mediante un comando
elettromeccanico (pulsante o
interruttore).
• Quando si chiude un contatto
meccanico, questo vibra o
‘rimbalza’ più volte prima di
realizzare un contatto stabile. Ciò
da luogo ad oscillazioni di breve
durata della grandezza elettrica
comandata.
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Senza latch antirimbalzo
Latch come dispositivo antirimbalzo
• Queste oscillazioni producono
disturbi relativamente trascurabili
per sistemi elettrici tradizionali
ma che nei sistemi digitali
possono essere interpretati come
segnali introducendo errori di
funzionamento.
• Si pensi, ad esempio, al
contatore "elimina code" dei
supermercati. Quando il
salumiere preme il pulsante, il
display a due cifre deve mostrare
il numero successivo e non due o
tre numeri in più.
novembre 2011 Senza latch antirimbalzo 15
Latch come dispositivo antirimbalzo
• Per risolvere il problema
si sostituisce
l’interruttore con un
deviatore e si inserisce
un latch RS tra il
deviatore e il circuito
digitale (porta NAND).
• L’interruttore
inizialmente è in
posizione 1 (S=0, R=1),
e il latch è resettato
(Q=0).
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Latch come dispositivo antirimbalzo a porte NAND
• Quando l’interruttore viene
spostato su 2, la porta G1
viene forzata a livello H e
tale condizione viene
mantenuta poiché nel
momento in cui l’interruttore
si allontana dal contatto
(fase di rimbalzo, bounce),
gli ingressi del latch sono
entrambi a livello H, cioè
nella condizione di
memoria.
• Questa condizione, stabile,
rende insensibile l’uscita
alle oscillazioni del deviatore.
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Latch come dispositivo antirimbalzo a porte NOR
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Altra applicazione di un latch
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Latch SR sincronizzato (“gated-latch”)
• Un importante problema dei latch è quello di essere
sensibili ai ritardi relativi tra i segnali d’ingresso.
• Una situazione del genere può comportare
interpretazioni indesiderate nei circuiti a valle, che
può moltiplicarsi aumentando il numero di stadi in
cascata.
• Per ovviare a questo problema si utilizzano circuiti
bistabili regolati da un segnale di temporizzazione
(“enable”, o “gating”) che rende sincrono il circuito,
ovvero che abilita le singole celle a reagire ai segnali
d’ingresso solamente in istanti ben definiti (istanti
di campionamento) nei quali si assume che i valori di
ingresso siano arrivati a regime.
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Latch SR sincronizzato (“gated-latch”)
• C = segnale di “enable” o di “gating”.
•
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Latch SR integrato
•Il latch SR è disponibile anche come integrato della
serie CMOS e TTL.
• A titolo di esempio la figura seguente mostra un
74118 contenente 6 latch SR a porte NAND. Si noti
che, per risparmiare sul numero di piedini, l'ingresso
di reset è unico per tutti i latch sull'integrato:
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Latch D sincronizzato (D-latch)
• Il seguente circuito consente di eliminare la
condizione di indeterminazione S=R, non
desiderata.
• Infatti il tipo di connessione, in cui è presente un
solo ingresso dati D (Data o Delay), non permette
che si verifichino le due condizioni di S=R.
• Verrebbe pure eliminata la condizione di memoria
S=R=1, ma è recuperata ponendo C=0.
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Latch D sincronizzato (D-latch)
• Se l'ingresso di enable (C) viene mantenuto a livello
basso, (C = "0”), l'uscita conserva il proprio stato,
indipendentemente dal livello logico applicato all'ingresso D
(x in tabella).
• Se C diviene "1", l 'uscita si porta al valore assunto in
quell’ istante dall'ingresso D.
• Allorché C torna a "0", l'uscita mantiene lo stato
assunto. La situazione si conserva sino a che E torna a “1”
con un valore di D diverso dal precedente.
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Latch D sincronizzato (D-latch)
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Una applicazione del D-latch
• La caratteristica di mantenimento dell'uscita da parte del D-
latch, lo rende particolarmente adatto all'impiego come memoria
temporanea nel comando di tastiere o visualizzatori.
•Si consideri lo schema seguente che usa un encoder BCD
collegato con un tastierino numerico con le cifre da 0 a 9.
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Una applicazione del D-latch
• Alla pressione di un tasto
viene generato il codice
binario corrispondente (da
0000 a 1001) e tale codice
viene memorizzato in 4
latch D.
• I latch vengono abilitati
usando una porta OR che ha
in ingresso tutte le 9 linee
dei tasti (cioè i latch sono
abilitati non appena viene
premuto qualsiasi tasto).
• Quando il tasto viene
rilasciato, i latch vengono
disabilitati e il codice del
tasto rimane memorizzato.
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