Esercitazione di Calcolatori Elettronici

Ing. Battista Biggio

Corso di Laurea in Ingegneria Elettronica

Esercitazione 1 (Capitolo 2)
Reti Logiche
Sommario
• Mappe di Karnaugh
• Analisi e sintesi di reti combinatorie
• Analisi e sintesi di reti sequenziali sincrone

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Semplificazione ottima
con mappe di Karnaugh
• Semplificare le seguenti funzioni booleane in
forma canonica SP con mappe di Karnaugh:

F = x ! z + y ! z + yz + xyz

G = wyz + vw ! z + vwy + vwz + v ! w ! y ! z

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Semplificazione di F
• Tabella di verità:

x y z F x y z F
0 0 0 1 1 0 0 1
0 0 1 0 1 0 1 0
0 1 0 1 1 1 0 1
0 1 1 0 1 1 1 1
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Semplificazione di F
• Mappe di Karnaugh Implicanti primi
xy
z 00 01 11 10

0 1 1 1 1
F = z + xy
1 1

Qual è la corrispondente rappresentazione in forma PS?

F = (x + z)(y + z)
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 Semplificazione di G
vw
yz 00 01 11 10

00 1 1

01 1
G = w ! z + v wy + vwz
11 1 1

10 1 1

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Analisi di reti combinatorie
• Si consideri la rete combinatoria caratterizzata
da tre ingressi A, B, C e da due uscite le cui
funzioni sono:

Y1 = ABC + ABC + ABC + ABC

Y2 = ABC + ABC + ABC + ABC
1. Scrivere la tabella di verità.
2. Calcolare le forme minime per mezzo delle
mappe di Karnaugh.
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Tabella di verità e mappe di Karnaugh
A B C Y1 Y2 AB
C 00 01 11 10
0 0 0 0 0
1 1
0
0 0 1 1 0
1 1 1
0 1 0 1 0
Y1 è già in forma minima!
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1 Y2 = AB + AC + BC
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Realizzare Y1 con porte NAND
Y1 = ABC ! ABC ! ABC ! ABC =

( ) ( )
= A" B"C " A" B"C " A" B"C " A" B"C ( ) ( )
A B C

Simboli NAND: ! , |

Y1

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Calcolare Y3 = Y1 + Y2

Y3 = A + B + C

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Sintesi di reti combinatorie:
Esercizio 1
• Progettare una rete combinatoria che confronti
due numeri X e Y a 2 bit, presentando un’uscita
Z = 1 solo quando il primo è minore o uguale al
secondo (X≤Y).

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Soluzione
X=(X0X1)2 e Y=(Y0Y1)2, dove (…)2 significa “in base 2”
In particolare: (00)2 = 0, (01)2 = 1, (10)2 = 2, (11)2 = 3

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Mappe di Karnaugh

Z = X 0 ! X 1 + X 0 ! Y1 +
X 0 ! Y0 +Y0 ! Y1 + X 1 ! Y0

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Sintesi di reti combinatorie:
Esercizio 2
• Si progetti la rete logica che realizza un
"visualizzatore a 7 segmenti”
(ogni segmento è costituito da un led).
1
2 3
• Tale dispositivo consente di rappresentare
le 10 cifre decimali, rappresentate in 4
formato BCD (Binary Coded Decimal),
accendendo la combinazione opportuna di 5 6
segmenti.

• Ipotizzare che ciascun segmento venga 7

acceso attraverso il segnale 1 e venga
mantenuto spento con il segnale 0.

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Soluzione: Suggerimenti
• Definizione del numero di ingressi:
– Le cifre decimali sono dieci.
– Quanti bit di ingresso sono necessari?

• Definizione del numero di uscite:

– I segmenti sono sette.
– Ognuno di essi assume due configurazioni:
acceso/spento.
– Quanti bit di uscita sono necessari?

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Rappresentazione delle cifre

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Tabella di verità

1
2 3
4

5 6

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Mappe di Karnaugh (1)

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Mappe di Karnaugh (2)

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Mappe di Karnaugh (3)

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Mappe di Karnaugh (4)

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Reti sequenziali: analisi e sintesi
Rete sequenziale
FF
Rete ritardante
FF Rete
X S’ S Y
combinatoria FF combinatoria
per la per il calcolo
transizione FF dell’uscita
dello stato

• Analisi: dal circuito, risalire alla funzione svolta dalla rete

sequenziale.
• Sintesi: dalla definizione dei requisiti, progettare il
circuito che realizza la funzionalità richiesta.
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Flip flop utilizzati per
l’implementazione del blocco
ritardante

Stato successivo Stato attuale

Q(t+τ) Q(t)

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Analisi di reti sequenziali sincrone:
Esercizio

TA

TB

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(1) Calcolo delle funzioni
implementate dalle reti combinatorie
• Funzione di transizione dello stato:

TA = B X + AX
TB = A B + B X + B X
• Funzione di uscita:

Z = ABX
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 (2) Calcolo della tabella delle
transizioni

TA = B X + AX
TB = AB + B X + BX
Z = ABX

Q(t) Q(t+ τ) T
0 0 0
0 1 1
1 0 1
1 1 0

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(3) Calcolo della tabella di flusso
• Associo a ogni configurazione della coppia AB uno stato:
– 00  S0; 01  S1; 10  S2; 11  S3

• N.B.: lo stato futuro è rappresentato dalla coppia A’B’ nella

tabella delle transizioni.

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(4) Calcolo del diagramma degli stati

Riconosce la
sequenza 1001

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Sintesi di una rete sequenziale:
Esercizio 1
• Progettare una rete sequenziale che presenti un
ingresso X e un’uscita Z posta a 1 qualora
venga rilevata la sequenza 1011.

• Si calcolino le forme minime delle variabili di

eccitazione con le mappe di Karnaugh,
utilizzando flip flop D.

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Grafo degli stati

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Tabella di flusso, codifica degli stati e
tabella delle transizioni
Codifica degli stati:
S0: 00
S1: 01
S2: 10
S3: 11

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Mappe di Karnaugh

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Sintesi di una rete sequenziale:
Esercizio 2
• Progettare una rete sequenziale che presenti un
ingresso X e un’uscita Z posta a 1 ogni volta
che viene riconosciuta la sequenza di sei bit
100101.
• Si richiede:
– Il diagramma degli stati, la tabella di flusso e
la tabella delle transizioni.
– Il calcolo delle forme minime delle variabili di
eccitazione dei flip flop con le mappe di
Karnaugh. Si usino flip flop JK.

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Grafo degli stati
0/0 1/0 1/0

1/0
S0 S1 S2

0/0
0/0

1/1 1/0 0/0

S5 0/0 S4 1/0 S3

0/0
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Tabella di flusso

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Codifica degli stati
• Per codificare 6 stati occorrono tre flip flop. La
codifica è la seguente:
– S0  000; S1  001; … ; S5  101.

• Nel seguito indicheremo ciascun bit della

codifica con le lettere A, B, C. L’apice indicherà
il bit nell’istante successivo a quello
considerato.

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 Tabella delle transizioni

Tabella di
eccitazione del
flip flop JK

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Mappa di Karnaugh Flip Flop ‘A’

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Mappa di Karnaugh Flip Flop ‘B’

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Mappa di Karnaugh Flip Flop ‘C’

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Mappa di Karnaugh dell’uscita Z
• Infine, per quanto riguarda l’uscita: Z = ABCX
• Volendo utilizzare anche i don’t care:

Z = ACX

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Sintesi di una rete sequenziale:
Esercizio 3
• Realizzare un flip flop JK a partire da un flip
flop T e una opportuna rete logica. Sintetizzare
la rete logica minima usando le mappe di
Karnaugh e disegnare il relativo circuito.

• Esporre con la massima chiarezza il

ragionamento seguito.

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Struttura del circuito

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Tabelle di eccitazione dei
flip flop JK e T

Q(t) Q(t+τ) J K Q(t) Q(t+ τ) T

0 0 0 d 0 0 0
0 1 1 d 0 1 1
1 0 d 1 1 0 1
1 1 d 0 1 1 0

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Tabella delle transizioni e mappa di
Karnaugh

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Circuito completo

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Sintesi di una rete sequenziale:
Esercizio 4
• Realizzare, con il metodo visto nell’esercizio
precedente:
– Un FF-T a partire da un FF-JK;
– Un FF-D a partire da un FF-JK.

• La soluzione è lasciata come esercizio:

– Si tratta di dimostrare che un FF-T è ottenibile da un
FF-JK ponendo T=J=K;
– Analogamente, si può ottenere un FF-D ponendo
D=J=K’ (l’apice indica la negazione).

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Esercizio sui latch
• Esprimere le uscite di un latch JK asincrono e di
uno sincrono secondo l’andamento dei segnali
in figura (CLK è il segnale di sincronismo).

CLK

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Soluzione

CLK

QAS

QS

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Domande?

?
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