compte rendu
Classe : ING-MEQ-2-1
Architecture des ordinateurs et
microprocesseurs
Support de travaux pratiques
TP N°3 :
Additionneur-Soustracteur 4bit
Enseignante : ASMA BEN AMMAR
Etudiantes : Bousselmi Lara
Hammami Abir
Année universitaire : 2025/20
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I. Objectif :
Les objectifs de ce travail pratique sont multiples :
Concevoir un additionneur-soustracteur 4-bit en utilisant le VHDL en description
structurelle.
Implémenter un système de détection de débordement (overflow).
Développer un banc de test (Testbench) pour simuler et valider le fonctionnement du
circuit.
Maîtriser l'interconnexion de modules VHDL pour créer une architecture complexe.
II. Additionneur-Soustracteur 4bit :
On désire décrire l’additionneur-soustracteur (4-bit), représenté ci-dessous. C’est un circuit qui permet
d'additionner ou de soustraire deux nombres binaires A et B, ayant la taille de 4 bits chacun, en fonction
d’un signal de commande M. En sortie, on va avoir le résultat S sur 4 bits ainsi que la retenu Cf, le
débordement Ovf et une sortie Mcov.
La description VHDL du circuit doit : Être modulaire (comprenant des sous-modules) Comporter
une commande M pour basculer entre l'addition et la soustraction. Comporter le résultat S de
l’addition ou la soustraction (selon la commande M). Être capable de détecter un débordement Ovf
c.à.d. un dépassement de capacité lors d'une addition de nombres signés (l’opération de soustraction).
Être capable de détecter une retenu Cf c.à.d. un dépassement de capacité lors d'une addition de nombres
non signés (l’opération de l’addition). Avoir une sortie Mcov qui sélectionne Cf si l’opération réalisée
est une addition ou Ovf si l’opération est une soustraction.
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II-1. Addition
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II-2. Soustraction
On peut implémenter la soustraction à l'aide de l'additionneur avec des modifications mineures. Pour ce
faire, on exploite les propriétés du complément à 2 et le fait que le bit de poids faible de l'additionneur
n'a pas de retenue d'entrée. En effet, effectuer A - B en complément à 2, est équivalent à A + B' + 1. (Le
complément à 2 est équivalent au complément à 1 bit-parbit (changement de 0 par 1 et de 1 par 0) plus
l'addition de 1). Pour effectuer la deuxième addition (+1), il suffit d'injecter un 1 en guise de retenue
dans l'additionneur de poids faible. On peut donc supposer que l'on dispose d'un signal de contrôle M
qui vaut 0 lorsque l'on veut faire une addition, et 1 lorsque l'on veut faire une soustraction.
On utilise ce signal M comme retenue du bit de poids faible de l'additionneur. Enfin, pour obtenir B'
(complément à 1 de B), il suffit de rajouter un inverseur (une porte XOR) en entrée de chacun des
additionneurs 1-bit : Bi ⊕ M ; lorsque M vaut 0, la valeur d'entrée de l'additionneur i est Bi, et lorsque
M vaut 1, la valeur d'entrée est Bi'. Donc, lorsque M vaut 0, l'opération effectuée par le circuit est A + B
(Addition), et lorsque M vaut 1, l'opération effectuée est A + B' + 1 (soustraction).
Ainsi, le circuit de l’additionneur-soustracteur4-bit à décrire est représenté :
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III. Description VHDL :
III.1. Architecture Modulaire :
Figure 3 : Fichiers VHDL d'un projet
3.1.1. full_add.vhd :
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3.1.2. Porte XOR (Xor_gate.vhd) :
3.1.3. Multiplexeur 2 to 1([Link]) :
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3.1.4. Additionneur-Soustracteur 4-bit ([Link]) :
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3.1.5. TestBench (addsub4_tb.vhd) :
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IV. Simulation et Résultats
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Interpretation :
Le signal Mode prend alternativement la valeur :
0 → Addition
1 → Soustraction
Sur chaque durée où Mode reste stable, on observe clairement une opération arithmétique
complète.
Le chronogramme montre que :
lorsque Mode = 0, les bits de B restent inchangés,
lorsque Mode = 1, chaque bit de B est inversé lors de l’entrée dans le full-adder (effet XOR), et la
première retenue C0 = 1.
C’est la preuve que le composant applique correctement :
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l’addition :
S=A+B
la soustraction :
S = A + (NOT B) + 1
Dans l’addition comme dans la soustraction, les retenues intermédiaires C1, C2, C3 et C4 évoluent
selon les bits de A et Bx.
Sur le chronogramme :
on peut suivre la propagation de la retenue de FA0 → FA1 → FA2 → FA3,
la dernière retenue C4 devient Cout, affichée dans la simulation.
La présence ou l’absence de retenue se vérifie parfaitement selon les cas :
En addition quand la somme dépasse 15, Cout passe à 1.
En soustraction lorsqu’il y a un “prêt” nécessaire (A < B), Cout peut signaler le débordement.
Ce comportement valide la chaîne d’additionneurs.
Les signaux dans le chronogramme :
changent proprement,
restent stables pendant toute la durée du test,
ne montrent aucun comportement incohérent (glitches, oscillations).
Cela confirme que :
l’architecture structurelle est correctement construite,
les PORT MAP sont juste,
les signaux internes sont correctement câblés.
Conclusion de l’interprétation
Le chronogramme confirme que :
Les XOR modifient correctement B selon le Mode.
La chaîne de full adders propage correctement les retenues.
Les résultats S et Cout sont identiques aux résultats théoriques.
L’addition et la soustraction 4 bits fonctionnent sans erreur.
L’architecture structurelle est valide et bien simulée.
Le circuit se comporte donc exactement comme prévu dans toutes les situations testées.
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