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TP VHDL : Additionneur Complet 1-bit

Ce document présente un travail pratique sur la conception d'un additionneur complet 1-bit en utilisant le langage VHDL. Les objectifs incluent la modélisation de l'additionneur, la création d'un banc de test pour vérification, et l'utilisation du logiciel ModelSim pour simulation. Les résultats montrent que les sorties correspondent aux équations théoriques, validant ainsi le bon fonctionnement du circuit.

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TP VHDL : Additionneur Complet 1-bit

Ce document présente un travail pratique sur la conception d'un additionneur complet 1-bit en utilisant le langage VHDL. Les objectifs incluent la modélisation de l'additionneur, la création d'un banc de test pour vérification, et l'utilisation du logiciel ModelSim pour simulation. Les résultats montrent que les sorties correspondent aux équations théoriques, validant ainsi le bon fonctionnement du circuit.

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Atelier

ARCHITECTURE DES POLYTECH INTL GROUP


ORDINATEURS ET
MICROPROCESSEURS

Département Mécatronique
Classe : ING-MEQ-2

Support de travaux pratiques


TP N° : 1
Additionneur-complet (1-bit)

Enseignants : Mme Asma Ben Ammar


Etudiants : Abir Hammami
Bousselmi Lara
Année universitaire : 2023/2024
Description Structurelle
I. Objectifs :
Les buts de ce TP sont :
 L’utilisation du VHDL en logique combinatoire pour décrire
l’architecture d’un Additionneur complet.
 L’utilisation du VHDL en description comportementale pour
concevoir un additionneur- complet 1-bit.
 L’utilisation du VHDL pour décrire un banc de test (Testbench) de
vérification.
 La familiarisation avec Modelsim®, le logiciel description et de
simulation de Mentor Graphics®.
II. Additionneur complet 1-bit :

Considérons un additionneur complet (Full-Adder) 1-bit ayant 3 entrées


: A, B et une retenu d’entrée Cin (Carry) chacune sur un bit et deux
sorties : S (la somme) et la retenu de sortie Cout chacune sur un bit
également (Figure 1).

1. Rappeler les équations de S et Cout en fonction de A, B et


Cin :
2. Le Code full_add :

3. Le code full_add_tb :
4. Le Chronogramme :

Conclusion :

nous avons réalisé la modélisation d’un additionneur complet 1-bit en utilisant le langage VHDL.
L’objectif principal était de comprendre comment décrire un circuit combinatoire simple et de le
vérifier à l’aide d’un banc de test sous ModelSim.
Nous avons d’abord rappelé les équations logiques du Full-Adder, puis nous avons écrit son
architecture en VHDL. Par la suite, un testbench (full_add_tb) a été développé pour appliquer
l’ensemble des combinaisons possibles des entrées A, B et Cin, permettant ainsi de vérifier le
comportement réel du circuit décrit.
La simulation obtenue sous ModelSim montre que les signaux de sortie S et Cout correspondent
parfaitement aux équations théoriques et confirment le bon fonctionnement de l’additionneur
complet. Le chronogramme généré valide toutes les transitions et démontre la cohérence du
modèle décrit.

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