Master deuxième année ACSI
INDUS - TP1 : Conception et simulation d’un intégrateur Gm/C
Hassan Aboushady et Vincent Bourguet
Avant propos
Ce TP fait l’objet d’un compte-rendu qui devra être envoyé par email sous la forme d’un seul fichier
au format pdf et au plus tard le Lundi 21 Fevrier 2005 : [Link]@[Link].
Le compte-rendu doit inclure :
• Des captures d’ecran des vues ”schematic” et ”layout”.
• Les résultats de vos simulations Eldo avec et sans les parasites.
• Le chemin vers vos fichiers
• Le déroulement de vos manipulations (Erreurs de DRC corrigées, Surfaces mesurées, etc...).
Chemin des fichiers : /users/enseig/trncomun/TP INDUS/
Installation et lancement de Cadence :
1. Lancez l’environnement 16 couleurs en tapant vncloop.
2. Loggez vous sur Rachmaninov.
3. Créez un répertoire de travail et placez vous dedans.
4. Copiez le fichier install h8 sur ce répertoire et faites source install h8.
5. Lancez Cadence en tapant icfb &.
ATTENTION, pour quitter Cadence :
1. Dans le CIW, faites File → Exit.
2. Il reste des processus residuels à tuer !!! Tapez ps -aux | grep mon login
3. Tuez les processus de Cadence (kill -9 ...).
4. Quittez Rachmaninov
5. Quittez vncloop en tapant F8.
Pour utiliser Eldo :
1. Copiez le fichier [Link]
2. Lancez l’environnement 16 couleurs en tapant vncloop.
3. Loggez vous sur Rachmaninov.
4. Faites source [Link].
5. Lancez Eldo (eldo -gwl cou [Link]).
1
1 L’intégrateur Gm/C
On désire réaliser l’intégrateur Gm/C donné par la figure 1. On suppose que les spécifications nous
ont conduit aux dimensions indiquées pour les transistors et les capacités.
VDD
Vbias M888 M88 M8 M7 M77 M777 W = 28.98 um
L = 6 um
Vcp M666 M66 M6 M5 M55 M555 W = 23.42 um
L = 2 um
ion iop
inp inn
Vbc M444 M44 M4 M3 M33 M333 W = 24.32 um
L = 4 um
M222 M22 M2 M1 M11 M111 W = 16 um
C C L = 8 um
VSS
C = 4.5 pF C = 4.5 pF
Figure 1: Intégrateur Gm/C
2 Saisie du schematic
Vous allez donc commencer par saisir la vue schématique sous Cadence et la simuler. Pour cela, vous
aller créer un nouveau projet depuis le ”Library Manager”, ainsi qu’une nouvelle vue. Pendant la
saisie de votre schéma, vous êtes invités vérifier regulièrement sa validité en cliquant sur ”Check &
Save” en haut a gauche de la fenetre.
3 Génération de la netlist
Lorsque votre schématique vous paraı̂t correcte, vous allez générer la netlist correspondante. Vous
allez donc ouvrir “Analog Environment” (Soyez patients...).
Specifiez votre design en faisant : Setup → Design...
Generez alors la netlist finale. Celle-ci n’est malheureusement pas au format eldo (pb d’env). Pour
la simuler, vous aller devoir la modifier a la main. Faites les choses suivantes :
1. Changer les ’*’ en ’#’ pour les lignes en commentaire.
2. Ajouter .SUBCKT Integrator1 inp inn outp outn vbias vcp vbc vdd vss au debut de la netlist
et .ENDS à la fin.
2
3. Enlevez tous les 0 &0 à la fin des lignes et mettre un 0 +0 au debut des lignes qui prolongent la
ligne précedente.
4. remplacer tous les ’mod1’ par ’EPLLMM9JU’ et les ’mod2’ par ’ENLLMM9JU’.
4 Simulation
• Simulez la netlist précédemment générée en copiant le fichier int sch [Link] (eldo -gwl
cou [Link]).
• Visualisez le résultat avec XElga.
• Mesurez le gain DC et la fréquence de transition.
5 Layout
Vous allez maintenant dessiner les masques du circuit. Créez une vue “layout” pour le Gm/C
et commencer à dessiner en utilisant les éléments de la bibliothèque “devices symbols”. Faites
régulierement un DRC pour vous assurer que vous ne faites pas d’erreur. Corriger les eventuelles
erreurs en lisant le message et en localisant l’erreur grâce aux marqueurs.
Lorsque le layout est fini et qu’il ne génère aucune erreur de DRC, mesurez sa surface. Le coût de
production d’un circuit depend effectivement de sa surface.
Effectuez ensuite l’extraction de votre layout.
ATTENTION : Présicez que le fichier de règles est le fichier [Link] présent dans votre
répertoire.
Vous vérifierez alors que la vue extraite est conforme à la vue schématique visée en faisant un LVS.
Si tel est le cas, vous simulerez votre vue extraite.
6 Prise en compte des parasites
Vous allez recommencer l’extraction de votre layout en prenant en compte les parasites introduits
par le dessin des masques. Dans un premier temps, étudiez l’influence des résistances parasites en
activant les switchs correspondants lors de l’extraction (extPAR RES...). Simulez la nouvelle vue
extraite.
Vous etudierez enfin l’influence des capacités parasites (switchs extPAR CAP...).