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Programmation VHDL : Exercices FPGA

Le document présente des exercices sur la programmation VHDL et FPGA, incluant la description d'un circuit logique et un comparateur de bus de données de 8 bits. Il demande également la modélisation d'un registre à décalage synchrone. Chaque exercice inclut des questions sur la conception, la nature des processus et la fonction des circuits.

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Programmation VHDL : Exercices FPGA

Le document présente des exercices sur la programmation VHDL et FPGA, incluant la description d'un circuit logique et un comparateur de bus de données de 8 bits. Il demande également la modélisation d'un registre à décalage synchrone. Chaque exercice inclut des questions sur la conception, la nature des processus et la fonction des circuits.

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Master Automatique II TD programmations VHDL et FPGA

TD02
Exercice 1 :

Soit la description VHDL suivante:

entity exercice1 port ( e <= x1 xor x2;

x1, x2, x3, sel: in std_logic; f <= x3 xor e;

y: out std_logic); P1: process (d, f, sel)

end exercice1; begin

architecture archi of exercice1 is if sel=’0’ then

signal a, b, c, d, e, f: std_logic; y <= d;

begin else

a <= x1 or x3; y <= f;

b <= x1 and x3; end if;

c <= x2 and a; end process P1;

d <= b or c; end architecture archi;

1. Tracez à partir d’éléments de base le schéma correspondant.

2. Le processus P1 est-il combinatoire ou séquentiel? Justifiez.

3. Quel est selon vous la fonction de ce circuit?

Exercice 2 :

On veut modéliser un circuit permettant de comparer 2 bus de données de 8 bits, A et B,


et de générer 3 signaux de sortie :

EQUA si les données sur les deux bus sont égales,

SUPE si la donnée du bus A est supérieure à la donnée du bus B,

INFE si la donnée du bus A est inférieure à la donnée du bus B,

A et B sont des entrées du type std_logic_vecteur;

EQUA, SUPE, INFE sont des sorties de type std_logic ;

UBBA2025/2026
Master Automatique II TD programmations VHDL et FPGA

Ecrire l’entité de ce comparateur de 8 bits et coder l’architecture de ce modèle.

Exercice 3 :

Le circuit d’un registre à décalage synchrone (front montant) est donné sur la figure
suivante :

1) Ecrire l’entité qui décrit la vue externe de ce registre.


2) Donner une architecture comportementale (tableau ci-dessus) en utilisant un
process. Dans le process, vous pouvez utiliser l’instruction if…. Then…..elsif et
l’instruction for…..loop.

UBBA2025/2026

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