Les Architectures de traitement pour les Systèmes Embarqués
Crée par:
Dr. Anthony Kolar
Dr. Erwan Libessart
Contact :
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Partie 1
• Architectures généralistes: Les CPUs et GPUs
Partie 2
• Architectures Spécialisées: Les ASICs et FPGAs
Partie 3
• Outils et Environnement de développement
Partie 4
• Les System on Chip
Partie 5
• L’IA matérielle
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1. Présentation globale des SoC
2. Découverte de l’outil de développement AMD-Xilinx
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Les systèmes informatiques embarqués se retrouvent partout, des simples contrôleurs
de lave-linge aux véhicules autonomes et aux technologies complexes basées sur
l'Intelligence Artificielle.
Depuis plusieurs années, la problématique de l’embarquabilité de plus en plus de
puissance de calcul dans des systèmes de tailles réduite est devenue cruciale, tant d’un
de vue de la capacité que de celui de la consommation
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Au-delà
22 nm
de CMOS
32 nm
Echelle
45 nm
60 nm
RF puissance Capteur
90 nm
130 nm CPU GPU Bio
Traitement de
l’information
&
Diversification fonctionnelle
Contenu
numérique (SoC)
IHM avancé
&
Contenu non
numérique (sip)
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1. Ce cours explore les principes fondamentaux des méthodologies, des flux de conception et des
outils nécessaires pour construire ces systèmes complexes, intelligents et connectés.
2. La conception de tels systèmes aborde une approche dite de co-conception, qui adopte une
vision sous deux angles :
1. La conception logicielle : programmation de processeurs embarqués, avec gestion en temps
réel,
2. La conception matérielle : personnalisation et optimisation des performances.
Vous faire appréhender la
Vous donner les bases de la
complexité des Systèmes
co-conception
Embarqués
Se comporter comme un
ingénieur
System
System on Chip
in
Chips on Package
Board
Nvidia Tegra K2
Chips
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Méthode d’amélioration en restant
Technologie Paradigme de base dans le même
paradigme technologique
Montage des circuits Remplacement de différents matériaux
Chips on Board
intégrés directement sur pour réduire la latence des
COB
les circuits imprimés interconnexion.
Puces ou boitier empilés Amélioration de la performance et de
System in Package
pour un facteur de forme l’efficacité énergétique par des circuits
SiP
réduit de connexion directe.
Réduction du facteur de forme et de la
consommation énergétique,
System on chip Système complet sur amelioration de la dissipation de
SoC une puce chaleur, amelioration de l’integration
des signaux analogiques et
numériques.
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Un CI complexe qui intègre les
principaux éléments fonctionnels dans
une seule puce ou un seul chipset.
▪ Processeur programmable
▪ Mémoire intégrée
▪ Accélérateurs dédié à une fonction
▪ Circuit reconfigurable (FPGA)
▪ Fonctions matérielles et logicielles
▪ Composants analogiques
▪ Système mécanique/opto
/microélectronique.
Avantages des SoC
▪ Réduire le coût global du système
▪ Accroître la performance
▪ Consommation d’énergie réduite
▪ Réduire la taille
• FPGA uniquement contenant des logiques programmables, tout se
construit avec des logiques disponibles
• Ajout de la mémoire embarquée (block RAM)
• Ajout de multiplieurs (hard)
• Ajout de microprocesseur (hard)
• Ajout des CAN et CNA
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ISA
Spécialisé Coprocesseur
IP
Propriaitaire
Deux types de microprocesseur
• Hard: le µP est gravé dans le FPGA
• « Power PC » pour série Virtex, « Dual-core ARM Cortex » pour les
plus récents (série 7)
• Soft: le µP n’est qu’un programme VHDL
• Pour les FPGA de Xilinx, MicroBlaze est un µp 32 bits soft
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Le Système de processeur La Synthèse Algorithmique de Haut niveau
• Une Approche Système • Une Approche Algorithmique
• Processeur et accélérateur FPGA • Accélérateur dédié
• Linux Embarqué ou non • Langage C ++
• VHDL et Langage C • OpenCV
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Une Formation
• Apprendre les outils, la méthodologie et la
plateforme
• En équipe de 2 à trois étudiants
Un Projet
• Application de traitement vidéo Temps Réel
• En équipe de 2 à trois étudiants
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L’architecture des Serie Zynq-7000 comporte deux sections principales
1. Section PS: Processing system
• ARM Cortex-9 dual cœur
• Périphériques divers CORE
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CORE
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• Hard Silicon Core
USB ETH
2. Section PL: Programmable Logic I2C SPI
• Artix based FPGA
• Kintex based Interconnect
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• Programmable logic to memory
• Two ports to DDR
• One port to OCM SRAM
• Central interconnect
• Enables other interconnects to
communicate
• Peripheral master
• USB, GigE, SDIO connects to
DDR and PL via the central
interconnect
• Peripheral slave
• CPU, DMA, and PL access to
IOP peripherals
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• Processing system master
• Two ports from the processing
system to programmable logic
• Connects the CPU block to
common peripherals through
the central interconnect
• Processing system slave
• Two ports from programmable
logic to the processing system
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➢ AXI high-performance slave ports (HP0-
HP3)
• Configurable 32-bit or 64-bit data width
• Access to OCM and DDR only
• Conversion to processing system clock
domain
• AXI FIFO Interface (AFI) are FIFOs (1KB)
to smooth large data transfers
➢ AXI general-purpose ports (GP0-GP1)
• Two masters from PS to PL
• Two slaves from PL to PS
• 32-bit data width
• Conversation and sync to processing
system clock domain
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