Conception de portes NAND et NOR CMOS
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Traduit par
ScribdTranslationsDate: 09/09/2020
EXPERIMENTNO.3
OBJECTIF : Concevoir et simuler des portes NAND et NOR CMOS en utilisant l'outil SymicaDE.
OUTILS UTILISÉS : SymicaDE
THÉORIE : PORTE NAND - Elle se compose de deux transistors NMOS en série entre Y et la Terre.
et deux transistors PMOS parallèles entre Y et VDD. Si l'une des entrées A ou B est à 0 logique, au moins
un des transistors NMOS sera OFF, rompant le chemin de Y à la terre. Mais au moins un
des transistors pMOS seront allumés, créant un chemin de Y à VDD. Ainsi, la sortie Y sera
haut. Si les deux entrées sont élevées, les deux transistors nMOS seront activés et les deux pMOS
les transistors seront ÉTEINTS. Par conséquent, la sortie sera logique basse.
PORTE NOR : Une porte NOR à 2 entrées est montrée dans la figure ci-dessous. Les transistors NMOS sont dans
en parallèle pour tirer la sortie vers le bas lorsque l'une des entrées est élevée. Les transistors PMOS sont en série pour
Tirez la sortie haute lorsque les deux entrées sont faibles, comme indiqué dans le tableau ci-dessous. La sortie n'est jamais laissée
flottant.
figure 3.1 : circuit NAND CMOS figure 3.2 : circuit NOR CMOS
Un B A NOR B
0 0 0
0 1 0
1 0 0
1 1 1
DIAGRAMME DE CIRCUIT :
La figure 3.3 : le circuit NAND CMOS a été conçu avec succès en utilisant l'outil SymicaDE.
La figure 3.4 : Le circuit NOR CMOS a été conçu avec succès en utilisant l'outil SymicaDE.
Paramètres Valeurs
CMOS PTM 130 nm
Technologie
NMOS : W/L 360nm/180nm
PMOS : W/L 720nm/180nm
VDD 1,8V
Signal d'entrée V1=1.8V, V2=0, Time Period=100ns,
(Pouls) Pulse Width=50ns
A
Signal d'entrée V1=1.8V, V2=0, Time Period=20ns,
(Pouls) Pulse Width=100ns
B
Tableau 3.3 : spécifications de l'inverseur CMOS
OBSERVATIONS :
NAND
Temps de retard simulé : 3.20349e-009
figure 3.5 : Sortie de la porte NAND
NOR :
Délai simulé : 1,0008e-008
figure 3.6 : Sortie de la porte NOR
RESULT:
• Des circuits CMOS NAND et NOR ont été conçus avec succès en utilisant l'outil SymicaDE.
• Le temps de retard est également calculé pour les deux.