Université Surcolombiana

Programme d'ingénierie électronique

Cours d'électronique numérique

Pratique Nº4 Application du codeur de priorité et du décodeur BCD à 7 segments

Paola Andrea Hernández Quintero

20171155915

Pedro Alexander Contreras Andrade

20171155226
1. Développement Théorique

Utilisant des encodeurs de priorité octale à binaire avec des entrées et des sorties actives à bas.
implémentez un système de codage de priorité de l'hexadécimal au binaire.

Le fonctionnement de ce système doit être visualisé sur un afficheur à LED à anode commune pour le
quel décodeur approprié doit-il choisir. Consulter le manuel pour les informations techniques du
afficher pour le calcul des résistances réductrices respectives. Écrire les caractéristiques de l'affichage
dans le document précédent.

Pour la mise en œuvre de ce circuit, il faut utiliser le nombre possible de circuits intégrés.

Étape Codificatrice
Nous avons commencé par mettre en œuvre l'étape de codage, pour mettre en place un système de codage de
prioridad de hexadecimal a binario haremos uso de dos codificadores 74LS148 conectados en
cascada, dont les entrées et sorties sont actives en bas.

Pour cette étape, nous utiliserons les 16 entrées, ainsi que les 6 sorties, auxquelles on
ajoutera par la suite une logique supplémentaire afin d'obtenir le codeur hexadécimal (16
entrées) en binaire (4 sorties).

2 →
24 → 4
16 Éditions→ 4
La table de vérité pour ce système est présentée ci-dessous :
BILLETS SORTIES
1er CODIFICATEUR 2do CODIFICATEUR CODIFICATEUR 2 CODEUR 1
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15 O2 O1 O0 O2 O1 O0
0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0
2 x x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1
3 x x x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0
4 x x x x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1
5 x x x x x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0
6 x x x x x x 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1
7 x x x x x x x 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0
8 x x x x x x x x 0 1 1 1 1 1 1 1 1 1 1 1 1 1
9 x x x x x x x x x 0 1 1 1 1 1 1 1 1 0 1 1 1
10 x x x x x x x x x x 0 1 1 1 1 1 1 0 1 1 1 1
11 x x x x x x x x x x x 0 1 1 1 1 1 0 0 1 1 1
12 x x x x x x x x x x x x 0 1 1 1 0 1 1 1 1 1
13 x x x x x x x x x x x x x 0 1 1 0 1 0 1 1 1
14 x x x x x x x x x x x x x x 0 1 0 0 1 1 1 1
15 x x x x x x x x x x x x x x x 0 0 0 0 1 1 1

Tableau 1 : Table de vérité étape codificatrice.

Illustration 1 : Simulation de l'étape de codage.

Pour coupler chacun des encodeurs ensemble, nous utilisons l'entrée d'activation (EI)
du premier et la sortie de habilitation (EO) du deuxième. Cela dans le but que le deuxième habilite le
d'abord pour les chiffres de 0 à 7 et je l'ai désactivé pour les chiffres restants, pour lesquels il sera
le habilité.
 Étape supplémentaire entre l'étape codificatrice et l'étape décodificatrice.

Il nous semble nécessaire d'utiliser une logique supplémentaire entre l'étape de codage et l'étape
décodificatrice afin de prendre les six sorties de la première étape (sorties en binaire) et
convertir en 4 (sorties en BCD) pour entrer ces informations dans le décodeur BCD à sept
segments pour une visualisation ultérieure à travers un écran.

La table de vérité qui représente cette étape est la suivante :

SORTIES CODEUR SORTIE EN BCD

BILLETS 2do 1er SORTIES GS
CODIFICATEUR CODIFICATEUR
CODIFICATEUR D C B Un
O5 O4 O3 O2 O1 O0 GS2 GS1
0 1 1 1 1 1 1 1 0 0 0 0 0
1 1 1 1 1 1 0 1 0 0 0 0 1
2 1 1 1 1 0 1 1 0 0 0 1 0
3 1 1 1 1 0 0 1 0 0 0 1 1
4 1 1 1 0 1 1 1 0 0 1 0 0
5 1 1 1 0 1 0 1 0 0 1 0 1
6 1 1 1 0 0 1 1 0 0 1 1 0
7 1 1 1 0 0 0 1 0 0 1 1 1
8 1 1 1 1 1 1 0 1 1 0 0 0
9 1 1 0 1 1 1 0 1 1 0 0 1
10 1 0 1 1 1 1 0 1 1 0 1 0
11 1 0 0 1 1 1 0 1 1 0 1 1
12 0 1 1 1 1 1 0 1 1 1 0 0
13 0 1 0 1 1 1 0 1 1 1 0 1
14 0 0 1 1 1 1 0 1 1 1 1 0
15 0 0 0 1 1 1 0 1 1 1 1 1
Tableau 2 : Tableau de vérité logique supplémentaire

Étant donné que l'étape de codage doit disposer d'une sortie sélectrice de groupe, nous saurons que la GS1
(1er codificador) sera actif en bas pour les chiffres de 0 à 7, tandis que la sortie GS2 (2ème
le codificateur) sera actif pour les chiffres de 8 à 15, sur la base de ces critères nous obtenons les
valeurs de GS2 et GS1 du tableau 2.
Pour concevoir l'étape supplémentaire, nous utilisons les sorties en BCD en concevant avec des uns.

= ′ ′ ′ ′ ′ ′ ′ ′ ′ ′ ′ ′
0+ 1. 0+ 2. 0+ 2. 1. 0+ 3+ 4 . 3+ 5. 3 ′ + 5 ′ 4 ′ 3 ′
= ′ ( ′ + 1) + ′ . ′ ( ′ + 1) + O′ ( ′ + 1) + O′ .
0 1 2 0 1 3 4 3 4 ′( 5 ′ + 1)
= ′+ ′. ′+ ′+ ′.
0 2 0 3 3 4′
= ′ ( ′ + 1) + O′ ( ′ + 1)
0 2 3 4
= 0′ + 3′
=( 0. 3 )′
 = ′ ′ ′ ′ ′ ′ ′ ′ ′ ′ ′ ′
1+ 1. 0+ 2. 1+ 2. 1. 0+ 4 + 4 . 3+ 5. 4 ′ + 5 ′ 4′ 3′
= ′ ( ′ + 1) + ′ . ′ ( ′ +1)+ ′ ( ′ + 1) + O′ .
1 0 2 1 0 4 3 5 4 ′( 3 ′ + 1)
= ′+ ′. ′+ ′+ ′.
1 2 1 4 5 4′
= ′ ( ′ +1)+ ′ ( ′ + 1)
1 2 4 5
= 1′ + 4′
=( 1. 4 )′

= ′ ′ ′ ′ ′ ′ ′ ′ ′ ′ ′ ′
2+ 2. 0+ 2. 1+ 2. 1. 0+ 5+ 5. 3+ 5. 4 ′ + 5 ′ 4 ′ 3 ′
= ′ ( ′ + 1) + ′ . ′ ( ′ + 1) + O′ ( ′ + 1) + O′ .
2 0 2 1 0 5 3 5 4 ′( 3 ′ + 1)
= ′+ ′. ′+ ′+ ′. ′
2 2 1 5 5 4
= ′ ′ ′ ′
2( 1+ 1) + 5( 4 + 1)
= 2′ + 5′
=( 2. 5 )′

Illustration 2 : Logique ajoutée entre l'étape de codage et celle de décodage.

Il convient de souligner qu'aucun design n'est réalisé pour la sortie D, car les niveaux logiques dans celle-ci
pour les différentes combinaisons d'entrée sont les mêmes que dans la sortie GS, pour cela, cette
la sortie sera la D.
 Étape Décodificatrice.

Enfin, nous avons mis en œuvre l'étape de décodage en utilisant un décodeur 74LS47 de
BCD à 7 segments avec entrées actives à haut et sorties actives à bas, le choix de ce
Nous avons conçu le décodeur en tenant compte du fait que l'affichage à utiliser est à anode commune, donc,
les entrées à cela doivent être des niveaux logiques bas.

La table de vérité de ce décodeur est présentée ci-dessous :

ENTRÉE SORTIE DÉCODEUR

DÉCODAGE
D C B Un a b c d e f g
0 0 0 0 0 0 0 0 0 0 0 1
1 0 0 0 1 1 0 0 1 1 1 1
2 0 0 1 0 0 0 1 0 0 1 0
3 0 0 1 1 0 0 0 0 1 1 0
4 0 1 0 0 1 0 0 1 1 0 0
5 0 1 0 1 0 1 0 0 1 0 0
6 0 1 1 0 0 1 0 0 0 0 0
7 0 1 1 1 0 0 0 1 1 1 1
8 1 0 0 0 0 0 0 0 0 0 0
9 1 0 0 1 0 0 0 1 1 0 0
10 1 0 1 0 1 1 1 0 0 1 0
11 1 0 1 1 1 1 0 0 1 1 0
12 1 1 0 0 1 0 1 1 1 0 0
13 1 1 0 1 0 1 1 0 1 0 0
14 1 1 1 0 1 1 1 0 0 0 0
15 1 1 1 1 1 1 1 1 1 1 1
Tabla 3: Tabla de verdad codificador 74LS47

Enfin, pour chaque combinaison à l'entrée du système, nous pourrons visualiser dans l'affichage la
représentation décimale des mêmes pour les chiffres de 0 à 9 et pour les autres, des caractères
spéciales.
Données techniques 74LS148 (encodeur)

VIH 2V (min)
VIL 0,7V (Max)
IIH 40µA (Max)
IIL 0,8 mA (Max)
VOH 2,5V (min)
VOL 0,25V (pointe)
IOH 0,4 mA (Max)
IOL 4 mA (Max)

Données techniques 74LS47 (Décodeur)

VIH 2V (mín)
VIL 0,8V (Max)
IIH 20µA (Max)
IIL 0,4 mA (Max)
VOH 2.7V (min)-3.4V (Point)
VOL 0,35V (pointe)-0,5V (max)
IOH 50µA (Max)
IOL 24 mA (Max)

Données techniques 74LS00 (Intégré portes NAND)

VIH 2V (mín)
VIL 0,8V (Max)
IIH 20µA (Max)
IIL 0,36 mA (Max)
VOH 2,7V (min)-3,4V (pointe)
VOL 0,35V (Point) -0,5V (Max)
IOH 0,4mA (Max)
LIO 8mA (Max)

Données techniques Affichage à anode commune 5611BS

Referencia 5611BS
Couleur Rouge
électrode commune Anode
Segments 7
Número de Pines 10
Flux de travail 30mA
Tension en continu (conseil) 2,2V
Voltaje inverso(máx) 5V
Calcul du R de protection d'entrée.

− − ( ) =0
− + −5V + 2V
= =
− −40µ
R = 75 Ω
Approximation à une valeur commerciale

R = 68KΩ
Calcul R de protection de l'écran

− + + ( )=0

− + − −0.35 + 5V - 2,2V
= =
24
= 102Ω
Aproximant à une valeur commerciale

R = 100Ω

Calcul R de protection d'entrée BI/RBO, RBI et LT du décodeur

− − ( ) =0
− + −5V + 2V
= =
− -20µ
= 150 Ω
Approximant un valeur commerciale

R = 180 Ω