Méthodologie de conception des circuits intégrés VLSI - 3.

Méthodologie de conception 1/02/10

III Méthodologie de conception

1. Classification des C.I.

1 Circuits Customs, Prédiffusés, Précaractérisés, FPGA
2 Critères de choix

2. Spécification d'un ASIC

1 Nature de la spécification d'un ASIC
2 Spécification détaillée
3 Plan méthodologique type de réalisation

3. Démarche de conception
1 Méthodologies ascendante et descendante
2 Cas de la conception de circuit

4. Outils de CAO
1 Evolution des outils
2 Simulation
3 Placement et routage
4 Synthèse logique
151

III.1. Classification des CI

• Compromis entre : flexibilité, coût, temps de
développement, prototypage, fondeurs, outils

Digital Circuit Implementation Approaches

Custom Semicustom

Cell-based Array-based

Standard Cells Pre-diffused Pre-wired

Ma cro Cells
Compiled Cells (Gate Arrays) (FPGA's)

152

Olivier Sentieys
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Circuits custom
• Transistors taillés sur mesure

• Avantages : optimisation densité,

performance, consommation

• Inconvénients : prix très élevé,

temps de développement (6/17
trans./jour), pas de re-
engineering
Pentium II (1998)
Data 32 bits,7.5 M Transistors,
• UTILISATION : processeurs, 300 MHz, 3.3V, 0.35µ, 43W, 2 cm2
domaine spatial, mémoires,
modules performants.
(Exemple DEC Alpha : semi-custom excepté
pour les unités arithmétiques) 153

Circuits à base de cellules

(Standard Cells, Précaractérisés, Cell based)
Plots (pads) Bibliothèque de cellules élémentaires
définies au niveau physique
portes logiques
FIFO
bascules, latches
ROM buffers, mux, décodeurs
Registre
Blocs compilés Full Adder/Substracter
ROM, RAM Pad, compteurs, level shifter...
multiplieur dff + CAN, CNA, PLA, UART, µP
DataPath nand

- paramétrables largeur variable

- génériques
Additionneur ex. NAND : 14.2µ
DFF : 73,6µ
description mono-bit hauteur fixe
de la cellule puis ex. 43µ pour
extension par compilation techno. 1µ
ou juxtaposition sur N bits
plots Vcc/Vdd pour mise en série connecteurs d'E/S de la cellule

154

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Standard Cells (suite)

• Exemple de cellule : NAND 3 entrées

155

Standard Cells (suite)

• Avantages
– Conception hiérarchique de modules réutilisables
– Réduction du temps de conception, coûts moindres
– Perte de place pour les connexions entre modules irréguliers.
– Challenge : placement routage
– Réutilisation des cellules : bibliothèques riches
Feedthrough Cell Logic Cell

Hauteur des

cellules fixe
Canaux de routage

des interconnexions



: métal 1



: métal 2

Compiled
Module
(RAM, operator,
datapath...)

156

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Standard Cells

ROM

Interface
UT
Circuit FIR16
1995
ES2 1µ
RAM
24 sqmm
Mulitplieur

UC

157

Circuits prédiffusés

Pad d’E/S

Zones des
Canal de
cellules
routage

Les fonctions sont réalisées par métallisation Les fonctions sont réalisées par contacts puis
par métallisation
In1 In2 In3 In4
Polysilicon
polysilicon

VD D
PMOS
metal
Metal
possible
GND contact

NMOS
Out

Non-Caractérisée 4-input NOR 158

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Circuits prédiffusés (suite)

Exemple d’implémentation d’une fonction logique

159

Circuits prédiffusés (suite)

Procédé de fabrication des circuits prédiffusés

160

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Circuits prédifusés (suite)

• Avantage : coût et temps de conception

– Wafers près à l’emploi, où il ne reste que les connexions à définir.

• Inconvénient : densité d’intégration plus faible

– Transistors non utilisés
– Limitée par les possibilités d’intégration
– Sea of Gates : meilleure intégration. (~100% pour une RAM, <75%
autrement)

Gate Array µe marin 161

PLD: Programmable Logic Devices

CPLD: Complex PLD
Bloc entrée sortie
PLD: Programmable Logic Devices

Bloc Bloc
logique logique

Bloc Matrice Bloc

Bloc Bloc
logique logique

entrée de entrée

sortie Bloc Bloc

sortie
logique connexion logique

Bloc Bloc
logique logique

Bloc entrée sortie

PLA L’architecture typique d’un CPLD se présente

comme un ensemble de fonctions de type
PAL interconnectées à l’aide d’une matrice 162

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EPLD (Altera)

Primary inputs Macrocell

Courtesy Altera Corp.

163

FPGA : Field-Programmable Gate Arrays

Les FPGAs comprennent de
nombreux modules logiques Bloc entrée sortie

Les interconnexions entre les

modules logiques ne sont pas Bloc Bloc Bloc Bloc
logique logique logique logique
centralisées
(réseau d’interconnexion)
Bloc Bloc Bloc Bloc Bloc
Bloc
logique logique logique logique
Deux familles de FPGA : entrée entrée
 FPGA de type SRAM Bloc Bloc Bloc Bloc
sortie sortie
logique logique logique logique
(reprogrammable)

 FPGA de type antifusible Bloc Bloc Bloc Bloc

(non reprogrammable) logique logique logique logique

Exemples : Bloc entrée sortie

Altera : Stratix, Cyclone Connexions programmables Canaux de routage

Xilinx : Virtex, Spartan
164

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Field-Programmable Gate Arrays

RAM-based

CLB CLB

switching matrix
Horizontal
routing
channel
Interconnect point

CLB CLB

Vertical routing channel

165

RAM-based FPGA

Basic Cell (CLB)

Combinationa l logic Sto ra ge eleme nts

R
A D in R
Any function of up t o
B /Q1/Q 2 4 variables F D Q1
C/Q 1/Q 2 F G
CE F
D

A
Any function of up t o
B /Q1/Q 2 4 variables R
G
F D Q2
C/Q 1/Q 2
G
D G
CE
E Cloc k

CE

Courtesy of Xilinx

166

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RAM-based FPGA

Xilinx XC4025

Xilinx Virtex

167

III.2. Critères de choix

Full Custom Standard Cell Pré-diffusé Programmable

Densité d’intégration " " ~ "

Performances
" " ~ "

Généricité  " "  " "

Temps de
développement
 " " ~ "
Complexité CAO  " " " ~
Coût par circuit  " " ~ "
168

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Structure des coûts

• Comparaison entre frais fixes (NRE: Non Recurring

Expenses) et réduction potentielle des coûts unitaires
(PU) lors de la phase de production

Rendement Technologique : ρ = (1+N0.S)-n

N0 : Densité de défauts par niveau de masque Pr
S : Surface unitaire d’une puce
n : Nombre de masques du circuit
Stot : Surface disponible et utilisable du wafer
S
Prix de revient = Prix du wafer / (Nombre de pièces • Rendement)
= Prix du wafer • (1+N0.S)n • (S / Stot)
Pr = Constante • S • (1+n.N0.S) Si N0.S << 1

169

Frais fixes (NRE)

• Coût de prototype et de fabrication des masques (NRE)
– Masques
– Fabrication de Silicium : coût du circuit; éventuellement frais pour P&R et DRC;
options de tests, de rendement et de précision analogique
– Conseil en conception ou sous traitance
– Logiciel de conception (10-100k€ plus la maintenance) éventuellement en
location-vente. Logiciel polyvalent (Mentor Graphics, Cadence, Synopsys) ou
logiciel fabricant (e.g. Xilinx, Altera).
– Matériel pour la conception (PC windows/linux, SUN). Dépend fortement du
logiciel de CAO et des tâches à effectuer (saisie de schéma, simulations
logiques ou électriques, simulations de fautes, P&R).
– Frais de re-conception ????

170

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Coût d’un circuit

• Coût de production (PU)

– Fonction de la taille de la puce, de la durée de vie du produit et du
nombre de puces produites chaque année.
– Attention si le circuit est de grande dimension le rendement (nb CI testés
OK sur wafer / nb de CI total) général sera réduit.

. Etudier le cout réel du circuit :

PU réel = NRE / (nb CI par an * Durée de vie) + PU

150000
Coût (€)

100000
FPGA
GA
50000 SC
FC

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 Volume (en milliers)

171

Comparaison Relative

160

140
Coût
développement
120

Temps
100 développement

80 Risque

60
Surface Final

40
Coût par puce
20

0
FPGA GA SC FC
Possibilités d’optimisation
de la consommation
172

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Pourquoi un FPGA ?

• Si les vitesses nécessaires à l’application sont

compatibles avec les technologies FPGA (~100Mhz)
• Pour prototyper
• Parce que les fonctions ne sont pas bien définies,
elles sont amenées à évoluer (dans une moindre
mesure bien sur)
• Pour une intégration de glue sur les cartes
– Rapidité de design
– Coût dans le cas de faibles quantités = prototype

173

FPGA vs ASICs masqués

• FPGA
– Ils sont largement utilisés dans les PME-PMI
– Pour de petits volumes, les FPGA ont d'énormes avantages (pas de frais
fixes NRE)
– Ils offrent un prototypage rapide, car ils permettent la vérification du
système complet
– 40% des ASIC conçus ont moins de 10,000 portes
– 60% des ASIC conçus ont moins de 20,000 portes
• Caractéristiques fonctionnelles
– Ils sont rapidement reprogrammables (10-100ms -> 10µs)
– Leur capacité progresse rapidement avec le niveau de l'intégration
– Actuellement (environ)
FPGA : 4 Millions de portes à 300-MHz
Taux de remplissage ~80%
EPLD : 250,000 portes à 200-MHz

174

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III Méthodologie de conception

1. Classification des C.I.

1 Circuits Customs, Prédiffusés, Précaractérisés, FPGA
2 Critères de choix

2. Spécification d'un ASIC

1 Nature de la spécification d'un ASIC
2 Spécification détaillée
3 Plan méthodologique type de réalisation

3. Démarche de conception
1 Méthodologies ascendante et descendante
2 Cas de la conception de circuit

4. Outils de CAO
1 Evolution des outils
2 Simulation
3 Placement et routage
4 Synthèse logique
175

III.2 Spécification d'un ASIC

Le terme spécification regroupe toutes les informations qui caractérisent de
l'extérieur le composant à réaliser. Les “spéc” sont indépendantes de
l'utilisation qui est faite du circuit. Elles ont pour but de décrire ce que doit
faire le composant (le QUOI) et pas du tout comment il le fait (le COMMENT).

• Fonctionnelle, Opératoire, Technologique

• Sous forme papier ou informatique
-> Vérification des spécifications

?
ASIC

176

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III.2.1 Nature de la spécification d'un circuit

• Spécifications fonctionnelles
Description des fonctions que doit assurer le circuit (ou le bloc)
» Equation logique, Table de vérité, Chronogramme, Table de transition (équation d'état)
» Diagramme état/transition, Grafcet (divergence/convergence ET/OU)
» Statechart (extension du diagramme d'état au parallélisme)
» Réseau de Petri (comportement temporel)
» Diagramme des activités (diagramme flots de données et flots de contrôle : Statamate de iLogix)
» Modèle mathématique, signal, commande
» Description algorithmique

• Spécifications opératoires
Manière dont une fonction doit opérer, conditions et domaines de fonctionnement
» Renseignements sur les grandeurs ou données utilisées dans les spécifications fonctionnelles
» (type, domaine de définition, précision)
» Informations pour guider les concepteurs dans le choix des solutions à mettre en œuvre
» (expériences précédentes dans l'entreprise ou ailleurs)
» Test à opérer sur le circuit

• Spécifications technologiques
Renseignements en rapport avec la réalisation matérielle
» Définition électrique des E/S (DC, type de driver,...)
» Performances / contraintes
» Spéc. de réalisation (taille, coût, technologie, type de boîtier,...)
» Contraintes de l'environnement
» Qualité de test (AQL) 177

III.2.2 Spécification détaillée d'un ASIC

Une spécification détaillée (ASIC Detailed Design

Specification) d'ASIC est un document écrit qui regroupe

– La spécification de la définition
– La notice descriptive de fonctionnement

Elle doit fournir toutes les informations utiles aux

concepteurs des cartes utilisatrices, ainsi qu'aux
concepteurs de logiciels.

178

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Plan type de spécification détaillée

1 Introduction
– Rappelle l'utilisation du circuit sur la carte
– Rôle principal et fonctions

2 Environnement du circuit
– Présentation générale de l'environnement du circuit sur la carte

3 Organisation générale du circuit

– Interfaces externes
– Présentation générale des fonctions
Synoptique générale du circuit faisant apparaître les blocs fonctionnels
Description des liaisons inter-blocs

4 Fonctions réalisées
– Description détaillée des fonctions réalisées par le circuit :
fonctions d'entrées-sorties
fonction d'initialisation
fonctions pour le test du composant
fonctions pour le test en sortie de fabrication des cartes utilisant le circuit
etc. 179

Plan type ••• (suite)

5 Caractéristiques matérielles
– Interface physique
» Packaging
» Brochage. Description des signaux d'E/S et des alimentations
» Technologie des E/S
– Chronogramme et Timings
» Chronogrammes théoriques associés aux diverses fonctions
» Timings à respecter
– Caractéristiques électriques
» Limites électriques, conditions transitoires et opérationnelles
» Caractéristiques statiques et dynamiques des E/S (alimentations, tension, courant, capacités
de charge, Slew Rate Control,...)
» Découplage d'alimentation à prévoir sur la carte

6 Interface Logiciel
– Synthèse des informations relatives à l'interface matériel/logiciel
– Description des registres et compteurs accessibles et de leur mode d'accès
– L'utilisateur logiciel doit pouvoir se limiter à ce paragraphe pour le
développement des logiciels
180

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III.2.3 Spécification de réalisation

But de la spécification de réalisation est :
– Dans la phase de conception des blocs, de préciser aux concepteurs les
directives de réalisation
– De décrire l'architecture interne et de fournir une description détaillée de
chacun des blocs constituant l'ASIC
Ce document est nécessaire pour les ASICs dont la complexité nécessite
plusieurs concepteurs. En fin de conception, la spécification fait l'objet
d'une mise à jour.

Plan type
• Présentation générale de la découpe en blocs
– Diagramme général du circuit découpé
– Interfaces inter-blocs ou avec l'extérieur
» Les bus et liaisons de contrôle principaux
» La distribution d'horloge interne
» Les cycles d'échanges entre blocs
– Pour chaque bloc :
» Une description succincte de la fonction réalisée
» Une estimation de la complexité
» Les mémoires, macrocellules nécessaires (capacité, temps de cycle, simple/multi port...)
» La fréquence moyenne de fonctionnement et le taux d'activité
181

Plan type ••• (suite)

• Les Contraintes de réalisation

– Boîtier : type de montage sur carte (soudé, support)
– Nombre et type d'E/S
– Fréquence aux accès
– Contraintes principales de timing
– Bilan des mémoires et/ou macrocellules nécessaires
– Technologie (CMOS, bipolaire, ECL,...)
– Type de "Matrice" et référence fondeur du circuit

• Description détaillée des interfaces inter-blocs

– Fonctions et chronogrammes de chaque bus ou liaison de contrôle
interne

• Description détaillée de chaque bloc

– Fonctions réalisées
– Accès E/S
– Structure interne du bloc
– Complexité du bloc (nombre de portes)

182

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Un travail d'équipe avant tout

• Complexité croissante des ASIC et délais de + en + courts

-> équipe de plusieurs personnes pour un même CI

• Découpe précise du travail

• Distribution des tâches
• Front End, Back End, Verification

• Méthode de travail
• Gestion informatique

• Une personne : Une fonction

• Chaque fonction communique avec d'autres
• Réunions fréquentes pour préciser les
interfaces et les échanges de données
183

Découpe du circuit en blocs fonctionnels

• Cahier des charges :
-> Recensement des fonctions à implanter dans l'ASIC
-> Regroupement en blocs fonctionnels
-> Définir l'ordre des traitements à appliquer aux
données
-> Synoptique global du circuit
• Organisation du circuit :
 Que fait ce bloc ?
 Quelle est la place la plus adaptée pour lui dans la
chaîne de traitement des données ?
 Quel est le format des données qu'il reçoit ?
 Quel est le format des données qu'il transmet ?
184

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III Méthodologie de conception

1. Classification des C.I.

1 Circuits Customs, Prédiffusés, Précaractérisés, FPGA
2 Critères de choix

2. Spécification d'un ASIC

1 Nature de la spécification d'un ASIC
2 Spécification détaillée
3 Plan méthodologique type de réalisation

3. Démarche de conception
1 Méthodologies ascendante et descendante
2 Cas de la conception de circuit

4. Outils de CAO
1 Evolution des outils
2 Simulation
3 Placement et routage
4 Synthèse logique
185

Le problème clef du design

• Fossé croissant entre la complexité des systèmes et la

productivité des concepteurs de circuits

Potential Design Complexity and Designer Productivity

100.000.000
Logic Transistor per Chip

10.000.000

1.000.000 10.000.000

100.000 Tr/chip 58% 1.000.000

10.000 100.000

1.000 10.000

100 1000

10 Comp. Productivity 21% 100

1 10
1991

2009
1983

1985

1987

1989

1993
1995

1997

1999
2001

2003

2005

2007
1981

Source sematech 97

186

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III.3 Conception d’un système

• La conception d'un circuit ou d'un système consiste à

passer d'un cahier des charges à une réalisation.

• On distingue quatre grands niveaux de conception

• Niveau Spécification (ou système) : définition du

problème
• Niveau Architectural : agencement général de la
réalisation
• Niveau Logique ou logiciel : conception détaillée
• Niveau Physique : réalisation physique

187

Démarche de conception

Top-Down Design Spécifications Bottom-Up Design

Démarche Conception Architecturale Démarche

Descendante Ascendante

Raffinement de Abstraction sur

chaque Conception Logique un ensemble
constituant de constituants

Placement/Routage

Silicium

188

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Flot : de l’algorithme au circuit

Niveau Algorithme Niveau Architectural Niveau Logique ou porte
ou Comportemental Register Transfer Gate Level
Level (RTL)

SUM :=

A1+B1
Algorithme

Circuit

Niveau Physique Layout Niveau Transistors Circuit Level 191

Parallèle Informatique

Niveau
d'abstraction

Conception C.I. Informatique

– Layout – Code binaire
– Schéma portes logiques – Assembleur
– RTL – Langages liés à la machine
– Algorithme – Langages indt. de la machine
– Système – Spécification système

192

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Boucles de Verification

Vérifications
Document de spécification des Spécifications

Modèle Comportemental Simulateur

Comportemental

Conception Architecturale
Modèle Architectural Simulation Corrections
Verification
Synthèse Logique
Modèle Logique
Simulateur Logique

Modèle logique
complété par
Synthèse Physique rétro-annotation

Simulateur Electrique
Paramètres Electriques
Stimuli
Fabrication / Programmation
Génération des
Vecteurs de Test
Test vecteurs de test
193

III Méthodologie de conception

1. Classification des C.I.

1 Circuits Customs, Prédiffusés, Précaractérisés, FPGA
2 Critères de choix

2. Spécification d'un ASIC

1 Nature de la spécification d'un ASIC
2 Spécification détaillée
3 Plan méthodologique type de réalisation

3. Démarche de conception
1 Méthodologies ascendante et descendante
2 Cas de la conception de circuit

4. Outils de CAO
1 Evolution des outils
2 Simulation
3 Placement et routage
4 Synthèse logique
194

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III.4 Outils de CAO de CI VLSI

Par jour un ingénieur - écrit 10 lignes de code corrects
- dessine 10 portes corrects
- place 10 cellules corrects

Actuellement : 40 60 70 1979
Schematic
• Recherche Simulation
Entry Placement
– Synthèse système & Routing
30 50 2 1985
– Preuve formelle Hierarchy
Generator

• Disponible 30 40 2
Logic-Level Synthesis
– Synthèse architecturale 1990
30 2
• Outils du commerce High-Level Synthesis
1997
– Synthèse logique et RTL 10 2
– CAO (saisie de schéma,
simulation, P&R,...)
Person-Month for 20k Gates

195

III.4.2 Simulation du circuit

• Comportement du circuit une fois réalisé
• Simulation logique
– Simulateurs VHDL/Verilog : ModelSim, VSS, …
– Modes minimum, nominal, maximum

• Simulation électrique
– SPICE, ...

• Vérifications temporelles et électriques

Méthodes et moyens
pour obtenir les vecteurs de test

Modèle du
Circuit Résultats Interprétation
Description SIMULATION Déroulement
des résultats
temporel
Erreurs

Paramètres du modèle Conditions de fonctionnement 196

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III.4.3 Placement et Routage

Standard Cells

Compteur/Décompteur 4 bits avec enable

197

Placement du compteur

198

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Routage du compteur

199

III.4.4 Synthèse logique : le challenge

• La problématique
– A gain d'intégration => gain de productivité en conception
– A accroissement de complexité => gain en sécurité
– A demande forte du marché => rapidité de prototypage

• Les origines de la synthèse : une rencontre

– Techniques de base connues depuis longtemps
– Définition de langages pour la description de systèmes matériels
(VHDL, Verilog, …)

=> La conception
devient modélisation

200

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Synthèse logique

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity compteur is
port ( reset, clk, load, up : in Std_Logic;
val : in Std_Logic_Vector(3 downto 0);
count : buffer Std_Logic_Vector(3 downto 0) );
end compteur;
architecture comportementale of compteur is
begin
synchrone : process(reset,clk)
begin
if reset='1' then
count <= "0000";
elsif clk'event and clk='1' then
if load = '1' then
count <= val;
elsif up = '1' then
count <= count + "0001";
else
count <= count - "0001";
end if;
end if;
end process;
end comportementale ;

201

Cycle de conception avec HDL

Modelisation
en vue de la ModélisationVHDL
Synthèse
Validation par Simulation

Processus
Constraintes de Synthèse
de (vitesse, surface, …)
Synthèse

Optimisation:
• allocation de ressources netlist VHDL
• mapping

Validation par Simulation

Netlist EDIF - capacités estimées
- capacités réelles
Validation (retro-annotation )
Finale Routage

layout Validation par simulation

(logique, RC, électrique)

202

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Outils de CAO
outils commerciaux outils commerciaux
de simulation VHDL de synthèse logique
Simulateur VHDL : Leader historique :
VSS Design
Nouvelle version :
SIrocco Compiler

Simulateur VHDL : Outil de synthèse :

ModelSim Leonardo
Spectrum
Simulateur VHDL :
NCSim
Affirma
Outil de synthèse :
Synplify
203

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