Microprocesseur Avancé Architecture RISC

3. Architecture RISC
18 Marques
Le programme : Les avantages du RISC, Caractéristiques de base des processeurs RISC, Architecture hybride -

RISC and CISC convergence, Design Issues of RISC processors, Features of sun Ultra
SPARC

Qu'est-ce qu'un processeur RISC ?

Ordinateur à jeu d'instructions réduit (RISC)
Pour exécuter chaque instruction s'il y a un circuit électronique séparé dans l'unité de contrôle, ce qui
produire tous les signaux nécessaires, cette approche de conception de la section de contrôle du processeur est appelée

Ordinateur à jeu d'instructions réduit (RISC).

Les processeurs modernes sont presque tous RISC.

Même les ensembles d'instructions CISC (x86-64) sont traduits en microcode RISC sur la puce avant
exécution. Mais les différences générales sont :
CISC - ensemble d'instructions plus large et plus riche en fonctionnalités (plus d'opérations, modes d'adressage, etc.).

Vitesse d'horloge plus lente. Moins de registres à usage général. Exemples : variantes x86
RISC - ensemble d'instructions plus petit et plus simple. Vitesses d'horloge plus rapides. Plus de registres à usage général.

Exemples : MIPS, Itanium, PowerPC

Implications pratiques : Un programme équivalent implémenté en CISC sera très probablement
plus court qu'un programme implémenté en RISC (car RISC combine plusieurs simples
instructions pour répliquer les instructions complexes fournies par CISC). Les CPU RISC en général
fonctionnent à des vitesses d'horloge plus rapides que le CISC car la période d'horloge maximale est dictée par l'étape la plus lente

du pipeline (des instructions plus complexes sont plus lentes).

Qu'est-ce que RISC ? Expliquez brièvement. Ou

Expliquez le processeur RISC.

Architecture simplifiée
List and describe any four features of RISC processor.
Décrivez les caractéristiques de base d'un processeur RISC.

Répondre :
RISC, ou Ordinateur à Jeu d'Instructions Réduit, est un type d'architecture de microprocesseur qui
utilise un ensemble d'instructions petit et hautement optimisé, plutôt qu'un ensemble plus spécialisé
instructions souvent trouvées dans d'autres types d'architectures.

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1. Ensemble d'instructions simples : dans une machine RISC, l'ensemble d'instructions contient des éléments de base simples

instructions, à partir desquelles des instructions plus complexes peuvent être composées. Ces instructions

avec moins de latence sont préférés.

[Link] de même longueur : chaque instruction a la même longueur, afin qu'elle puisse être récupérée dans un
opération unique. Les microprocesseurs traditionnels d'Intel ou de Motorola prennent en charge des variables

longueur instructions.
3. Instruction de cycle de machine unique : la plupart des instructions se terminent en un cycle de machine.

ce qui permet au processeur de gérer plusieurs instructions en même temps. Les processeurs RISC
avoir une unité CPI (cycle par instruction), qui est dû à l'optimisation de chaque instruction sur le
Processeur et pipeline massif intégré dans un processeur RISC.
4. Pipelining : généralement, un pipeline massif est intégré dans un processeur RISC. Le pipelining est
clé pour accélérer les machines RISC.

5. Très peu de modes d'adressage et de formats : contrairement aux processeurs CISC, où le nombre
la variété des modes d'adressage est très élevée. Dans les processeurs RISC, les modes d'adressage sont beaucoup moins nombreux.

et il prend en charge peu de formats.

6. Grand nombre de registres : la philosophie de conception RISC intègre généralement un plus grand nombre de registres.

nombre de registres à éviter dans de grandes quantités d'interactions avec la mémoire.

7. Le micro-codage n'est pas requis : Contrairement aux machines CISC, dans l'architecture RISC,

le micro-codage n'est pas nécessaire. Cela est dû à la disponibilité d'un ensemble de simples
Les instructions et les instructions simples peuvent être facilement intégrées au matériel.

8. Architecture Load et Store : l'architecture RISC est principalement une architecture Load et Store

architecture, impliquant que tous les accès mémoire se font à l'aide des types Load et Store
opérations.

Simplicité de l'architecture, ce qui permet une conception plus efficace.

Réponse :
Les instructions RISC, étant simples, peuvent être câblées.
Un ensemble d'instructions simples entraîne une complexité réduite de l'unité de contrôle et des données.
chemin; en conséquence, le processeur peut fonctionner à une fréquence d'horloge élevée et donc produire
vitesse supérieure.

3. En conséquence, plusieurs fonctionnalités supplémentaires, telles que les unités de gestion de la mémoire ou le flottant

Les unités arithmétiques à virgule flottante peuvent également être intégrées sur la même puce.

Des puces plus petites permettent à un fabricant de semi-conducteurs de placer plus de pièces sur un seul morceau de silicium.

wafer, ce qui peut réduire considérablement le coût par puce.

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5. Les compilateurs de langages de haut niveau produisent un code plus efficace sur les processeurs RISC que sur son

processeur CISC correspondant, car ils ont tendance à utiliser un ensemble d'instructions plus petit dans un RISC

ordinateur.
6. Cycle de conception plus court - un nouveau processeur RISC peut être conçu, développé et testé plus rapidement.

rapidement puisque les processeurs RISC sont plus simples que les processeurs CISC correspondants.

7. Les programmeurs d'application qui utilisent les instructions du microprocesseur trouveront cela plus facile.

développer un code avec un ensemble d'instructions plus réduit et optimisé.

8. Un autre avantage est que le chargement et le décodage des instructions dans un processeur RISC sont
simple et rapide, car il n'est pas nécessaire d'attendre que la longueur d'une instruction soit connue pour
pour commencer à déchiffrer le suivant. Le déchiffrement est simplifié en tant que champ opcode et adresse sont

situé au même endroit pour toutes les instructions.

Que voulez-vous dire par architecture hybride ?

Décrivez brièvement l'architecture hybride d'un microprocesseur.

Réponse :
Jusqu'au milieu des années 1990, la conception des processeurs était divisée en deux camps opposés. Certains utilisaient CISC

conceptions en raison de sa faible charge pour les développeurs de compilateurs et de la large disponibilité des existants

logiciel.
D'autres utilisent des conceptions RISC en raison de sa simplicité et de son efficacité.

Aujourd'hui, la plupart des processeurs CISC sont basés sur une architecture hybride ISC-RISC. Un tel hybride

l'architecture utilise un décodeur pour convertir les instructions CISC en instructions RISC avant

exécution.
Ceci est ensuite traité par un cœur RISC qui exécute quelques instructions de base très
rapidement. De plus, le cœur RISC permet des fonctionnalités améliorant les performances telles que la prédiction de branche.

et pipelining.
Ceci n'a été possible que dans les conceptions RISC, car des instructions de longueur fixe sont requises.
pour que de telles fonctionnalités fonctionnent. Exemple : la famille de processeurs Pentium et Athlon.

Ces processeurs sont compatibles avec les logiciels développés pour leurs prédécesseurs CISC, pourtant
ils se mesurent de manière compétitive aux processeurs basés sur une conception RISC.

Un hybride CISC-RISC continue à consommer beaucoup d'énergie et n'est pas le meilleur candidat pour

applications mobiles et embarquées.

En dehors d'avoir un cœur RISC, le nombre de registres à usage général dans un processeur CISC a
également développé et permet de traiter plus d'instructions simultanément.

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Le processeur Intel Pentium III avec la technologie SSE dispose d'un ensemble supplémentaire de huit registres vectoriels de 128 bits.

pour exécuter des instructions SIMD (single instruction multiple data).

Le futur successeur de la série Pentium, l'Intel Itanium IA-64, relèvera encore plus la barre en
implémentation de 128 registres à usage général.
De nombreux processeurs RISC modernes prennent en charge plus d'instructions que les anciens conceptions CISC. Exemple

Processeur Motorola G4 utilisé dans les Power Macs et les eMacs.

OU
Expliquez l'architecture hybride (c'est-à-dire RISC et CISC) des processeurs.

Répondre :
La technologie des processeurs de pointe a changé de manière significative depuis que les puces RISC ont été introduites.

introduit au début des années 80. En raison d'un certain nombre d'avancées (y compris celles
décrits sur cette page) sont utilisés à la fois par les processeurs RISC et CISC, les lignes entre les
deux architectes ont commencé à se brouiller.

Les deux architectures semblent presque avoir adopté les stratégies de l'autre. Parce que
les vitesses des processeurs ont augmenté, les puces CISC sont maintenant capables d'exécuter plus d'une

instruction dans un seul cycle d'horloge.

Cela permet également aux puces CISC de tirer parti du pipeline.
Avec d'autres améliorations technologiques, il est désormais possible d'intégrer beaucoup plus de transistors sur un

puce unique. Cela donne aux processeurs RISC suffisamment d'espace pour incorporer des fonctionnalités plus compliquées,

Commandes de type CISC.

Les puces RISC utilisent également du matériel plus compliqué, tirant parti d'unités fonctionnelles supplémentaires

pour l'exécution superscalaire.

Les deux styles sont devenus si similaires qu'il n'est plus possible de les distinguer.
pertinent. Cependant, il convient de noter que les puces RISC conservent encore certaines caractéristiques importantes.

Les puces RISC utilisent strictement des instructions uniformes à cycle unique.

Ils conservent également l'architecture registre-à-registre, chargement/stocker.

Et malgré leurs jeux d'instructions étendus, les puces RISC ont toujours un grand nombre de généralités.
registres de finalité.
Les processeurs d'architecture hybride les plus populaires sont la famille Pentium et AMD Athlon.
des processeurs qui sont compatibles avec les logiciels écrits pour leurs prédécesseurs CISC.
Les processeurs RISC modernes sont devenus semblables à des CISC en prenant en charge plus de fonctions et de support

plus d'instructions que l'ancien design CISC.

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En utilisant l'architecture CISC avec plus d'instructions, certaines applications peuvent fonctionner beaucoup plus rapidement.

tel que des applications multimédias, telles que le codage/décodage des télécommunications, l'image

conversions et traitement vidéo.

List and describe any four design issues of RISC processor.

Expliquez deux problèmes de conception des processeurs RISC.

Expliquez les problèmes de conception des processeurs RISC.

Répondre :
Fenêtre d'enregistrement :
Les exigences matérielles réduites des processeurs RISC laissent de l'espace disponible supplémentaire sur
la puce pour le concepteur de système. Les processeurs RISC utilisent généralement cet espace pour inclure un grand

nombre de registres ( > 100 occasionnellement).

Le CPU peut accéder aux données dans les registres plus rapidement que les données en mémoire, donc avoir plus de

les registres rendent plus de données disponibles plus rapidement. Avoir plus de registres aide également à réduire le

nombre de références mémoire, en particulier lors de l'appel et du retour des sous-routines.

Le processeur RISC peut ne pas être en mesure d'accéder à tous les registres qu'il possède à tout moment.

à condition qu'il en ait beaucoup.

La plupart des CPU RISC disposent de certains registres globaux qui sont toujours accessibles. Le reste

les registres sont fenêtrés de sorte qu'un sous-ensemble des registres soit accessible à un moment donné.
Pour comprendre comment fonctionnent les fenêtres d'enregistrement, nous examinons le schéma de fenêtrage utilisé par le

Processeur Sun SPARC.

Le processeur peut accéder à n'importe quel des 32 registres différents à un moment donné. (L'instruction
Les formats pour SPARC utilisent toujours 5 bits pour sélectionner un registre source/destination qui peut prendre

n'importe quelles 32 valeurs différentes.

Parmi ces 32 registres, 8 sont des registres globaux qui sont toujours accessibles. Les 24 restants
les registres sont contenus dans la fenêtre des registres.
La fenêtre d'enregistrement se chevauche. Le chevauchement se compose de 8 enregistrements dans le processeur SPARC. Remarquez que

l'organisation des fenêtres est censée être circulaire et non linéaire ; ce qui signifie que le
la dernière fenêtre se superpose à la première fenêtre.

Exemple : les 8 derniers registres de la fenêtre 1 sont également les 8 premiers registres de la fenêtre 2. De même,

les 8 derniers registres de la fenêtre 2 sont également les 8 premiers registres de la fenêtre 3. Les 8 du milieu

Les registres de la fenêtre 2 sont locaux ; ils ne sont pas partagés avec d'autres fenêtres.

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2. Problème de vitesse de mémoireLes problèmes de vitesse de mémoire sont généralement résolus en utilisant des caches. Un cache est

une section de mémoire rapide placée entre le processeur et la mémoire plus lente. Quand le
le processeur veut lire un emplacement dans la mémoire principale, cet emplacement est également copié dans le

cache. Les références ultérieures à cet emplacement peuvent venir du cache, qui renverra un
résultat beaucoup plus rapidement que la mémoire principale.

Les caches présentent un problème majeur pour les concepteurs de systèmes et les programmeurs, et c'est le

problème de cohérence. Lorsque le processeur écrit une valeur en mémoire, le résultat va dans le
cache au lieu d'aller directement à la mémoire principale. Par conséquent, un matériel spécial (généralement

implémenté en tant que partie du processeur) doit écrire les informations dans la mémoire principale
avant que quelque chose d'autre n'essaie de lire cet emplacement ou avant de réutiliser cette partie du cache pour

quelques informations différentes.

3. Problème de latence des instructions: Un ensemble d'instructions mal conçu peut causer un...
le processeur a tendance à se bloquer fréquemment. Certaines des zones problématiques les plus courantes sont :

Des instructions fortement codées---comme celles utilisées sur les machines CISC---qui nécessitent
décodeurs complexes. Ceux-ci devraient être évités.

Instructions de longueur variable qui nécessitent plusieurs références à la mémoire pour les récupérer dans le

instruction entière.
Instructions qui accèdent à la mémoire principale (au lieu des registres), puisque la mémoire principale peut être

lent.
Des instructions complexes qui nécessitent plusieurs horloges pour l'exécution (de nombreux points flottants

opérations, par exemple.)

Instructions qui doivent lire et écrire le même registre. Par exemple "AJOUTER 5 à"
enregistrer 3" devait lire l'enregistrement 3, ajouter 5 à cette valeur, puis écrire 5 de nouveau dans le même

registre (qui peut encore être "occupé" par l'opération de lecture précédente, provoquant le processeur
pour attendre jusqu'à ce que le registre soit disponible.)

Dépendance à des ressources à point unique telles qu'un registre de code d'état. Si une instruction
définit les conditions dans le registre de code de condition et l'instruction suivante essaie de lire
ces bits, la deuxième instruction doit peut-être attendre jusqu'à l'écriture de la première instruction

complètes.
4. Problèmes de dépendances : Un problème auquel les programmeurs RISC sont confrontés est que le processeur peut

être ralenti par un mauvais choix d'instructions. Comme chaque instruction prend un certain temps
de temps pour stocker son résultat, et plusieurs instructions sont traitées en même temps, plus tard
les instructions peuvent devoir attendre que les résultats des instructions précédentes soient enregistrés. Cependant, un

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un réarrangement simple des instructions dans un programme (appelé ordonnancement des instructions) peut

supprimer ces limitations de performance des programmes RISC.

Write any four practicalperformanceissues in pipeline systems.

Répondre :
Le pipelining augmente le débit d'instructions du CPU - le nombre d'instructions complétées
par unité de temps. Mais cela ne réduit pas le temps d'exécution d'une instruction individuelle. En fait,
cela augmente généralement légèrement le temps d'exécution de chaque instruction en raison de la surcharge dans le

contrôle des pipelines.

L'augmentation du débit d'instructions signifie qu'un programme s'exécute plus rapidement et a un total plus bas.

temps d'exécution.
Les limitations de la profondeur pratique d'un pipeline découlent de :

Latence d'instruction :
Un ensemble mal conçu peut faire que un processeur en pipeline se bloque fréquemment. Certains des plus
Les instructions CISC typiques qui ont plus de latence d'instructions devraient être évitées.

Problèmes de dépendance :

Dépendance à une ressource à point unique telle qu'un registre de code d'état. Si une instruction définit
les conditions dans le registre de code d'état et l'instruction suivante essaie de les lire
bits, la deuxième instruction peut devoir se bloquer jusqu'à ce que l'écriture de la première instruction soit terminée.

Précautions concernant l'utilisation de RISC :

La transition de la stratégie de conception CISC à RISC n'est pas sans problèmes. Le logiciel
les ingénieurs doivent être conscients des problèmes clés qui se posent lors du transfert de code d'un CISC

processeur vers un RISC :

Qualité du code
Déséquilibre entre les étapes du pipeline :

Le déséquilibre entre les étapes du pipeline réduit les performances car l'horloge ne peut pas fonctionner plus vite que

le temps nécessaire pour l'étape de pipeline la plus lente;

Indiquez la latence d'instruction dans la conception de processeurs RISC.

Réponse :
Un ensemble d'instructions mal conçu peut entraîner un blocage fréquent d'un processeur pipeliné.
1) Les instructions hautement codées, telles que celles utilisées dans les machines CISC, nécessitent des décodeurs complexes,

ils devraient être évités.

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2) Les instructions de longueur variable nécessitent plusieurs références à la mémoire pour récupérer l'intégralité

Les instructions ne doivent pas être considérées pour inclusion.

3) Les instructions qui accèdent à la mémoire principale, au lieu des registres, sont lentes à exécuter car la mémoire principale

la mémoire est comparativement lente.

4) Instructions complexes nécessitant plusieurs horloges pour leur exécution.

Que voulez-vous dire par fenêtrage de registre dans un processeur RISC ?

Répondre :

1. Les exigences réduites en matériel des processeurs RISC laissent de l'espace supplémentaire disponible
sur la puce pour le concepteur de système. Les processeurs RISC utilisent généralement cet espace pour inclure un grand

nombre de registres ( > 100 occasionnellement).

2. Le processeur peut accéder aux données dans les registres plus rapidement que celles dans la mémoire, donc avoir plus

les registres rendent plus de données disponibles plus rapidement. Avoir plus de registres aide également à réduire le

nombre de références mémoire surtout lors de l'appel et du retour des sous-routines.

3. Le processeur RISC peut ne pas être en mesure d'accéder à tous les registres qu'il a à tout moment.

à condition qu'il en ait beaucoup.

4. La plupart des processeurs RISC ont des registres globaux qui sont toujours accessibles. Les restants
Les registres sont fenêtres de manière à ce que seuls des sous-ensembles des registres soient accessibles à un moment donné.

5. Pour comprendre comment fonctionnent les fenêtres de registre, nous considérons le schéma de fenêtrage utilisé par

le processeur Sun SPARC.

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Microprocesseur Avancé Architecture RISC

6. Le processeur peut accéder à l'un des 32 registres différents à un moment donné. (L'instruction
Les formats pour SPARC utilisent toujours 5 bits pour sélectionner un registre source/destination qui peut prendre

n'importe quelle 32 valeurs différentes.

7. Parmi ces 32 registres, 8 sont des registres globaux qui sont toujours accessibles. Les 24 restants
Les registres sont contenus dans la fenêtre de registre.
8. La fenêtre des registres se chevauche. Le chevauchement consiste en 8 registres dans le CPU SPARC. Remarquez

que les organisations des fenêtres sont supposées être circulaires et non linéaires ; ce qui signifie que
la dernière fenêtre chevauche la première fenêtre.
Exemple : les 8 derniers registres de la fenêtre 1 sont également les 8 premiers registres de la fenêtre 2.

De même, les 8 derniers registres de la fenêtre 2 sont également les 8 premiers registres de la fenêtre 3. Le

Les 8 enregistrements de la fenêtre 2 sont locaux ; ils ne sont partagés avec aucune autre fenêtre.
10. Le processeur RISC doit garder une trace de la fenêtre active et des fenêtres qui contiennent
des données valides. Un registre de pointeur de fenêtre contient la valeur de la fenêtre qui est actuellement

actif. Un registre de masque de fenêtre contient 1 bit par fenêtre et indique quelles fenêtres
contient des données valides.

11. Les fenêtres d'enregistrement offrent leur plus grand avantage lorsque le CPU appelle une sous-routine. Pendant

le processus d'appel, la fenêtre des registres est déplacée d'une position de fenêtre vers le bas. Dans le SPARC

CPU, si la fenêtre 1 est active et que le CPU appelle une sous-routine, le processeur active la fenêtre 2
en mettant à jour les registres de pointeur de fenêtre et de masque de fenêtre. Le CPU peut passer des paramètres à

la sous-routine via les registres qui chevauchent les deux fenêtres au lieu de la mémoire. Cela permet d'économiser beaucoup

de temps lors de l'accès aux données. Le processeur peut utiliser les mêmes registres pour renvoyer des résultats au

routine d'appel.

Décrivez le concept de pipeline des processeurs RISC.

Répondre :
Un pipeline de processeur RISC fonctionne de manière similaire, bien que les étapes dans le
Les pipelines sont différents. Bien que différents processeurs aient différents nombres d'étapes, ils sont
essentiellement des variations de ces cinq, utilisées dans le processeur MIPS R3000 :

1. Récupérer les instructions de la mémoire

2. Lire les registres et décoder l'instruction

3. Exécutez l'instruction ou calculez une adresse
4. Accéder à un opérande dans la mémoire des données

5. Écrivez le résultat dans un registre

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La longueur du pipeline dépend de la longueur du plus long échelon. Parce que RISC
les instructions sont plus simples que celles utilisées dans les processeurs avant RISC (appelés maintenant CISC, ou

Un ordinateur à jeu d'instructions complexe (CISC), il est plus propice à la mise en pipeline. Alors que le CISC

les instructions variaient en longueur, les instructions RISC ont toutes la même longueur et peuvent être récupérées dans un

opération unique. Idéalement, chacune des étapes dans un pipeline de processeur RISC devrait prendre 1 horloge

cycle afin que le processeur termine l'exécution de chaque instruction en même temps.

Énoncez quatre caractéristiques du SUN ultra SPARC.

List any eight features of SUN Ultra SPARC.

List any eight features of SUN Ultra SPARC processor.
Donnez les caractéristiques importantes de SUN Ultra SPARC.

Répondre :
Il contient une unité entière, un FPU et un coprocesseur optionnel. Les 64 bits Ultra SPARC
l'architecture a les caractéristiques suivantes :

Il a 14 étapes de pipeline sans blocage.

Il dispose de 6 unités d'exécution dont deux pour les entiers, deux pour les nombres à virgule flottante et une pour le chargement/le stockage.

et un pour les unités de génération d'adresses.

3. Il a un grand nombre de buffers mais seulement une unité de chargement/stockage, il les envoie un à la fois.

instruction à la fois à partir du flux d'instructions.

Il contient 32 Ko de cache d'instructions L1, 64 Ko de cache de données L1, 2 Ko de cache de préfetch et 2 Ko
écrire le cache. Il dispose également de 1 Mo de cache L2 sur puce.

5. Comme le Pentium MMX, il contient également des instructions pour prendre en charge le multimédia. Ceux-ci

Les instructions sont utiles pour la mise en œuvre des codes de traitement d'image.
L'une des principales limitations du système SPARC est sa faible vitesse par rapport à la plupart des

processeurs modernes.
7. SPARC stocke les nombres multi-octets en utilisant le format BIG endian, c'est-à-dire que le MSB sera stocké à

l'adresse mémoire la plus basse.

8. Il prend en charge un processeur à virgule flottante en pipeline. L'UFP dispose de 5 unités fonctionnelles distinctes pour

effectuer les opérations en virgule flottante. Les instructions en virgule flottante peuvent être émises par

cycle et exécuté par l'unité FPU.

Les sources et les résultats des données sont stockés dans 32 fichiers de registres. La majorité des points flottants

les instructions ont un débit d'un cycle et une latence de trois cycles. Bien que le seul
des calculs en virgule flottante à précision simple (32 bits) ou double précision (64 bits) peuvent être effectués

par matériel, la précision quadruple c'est-à-dire 128 bits d'opération ne peut être effectuée qu'en logiciel.

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Questions MSBTE sur ce chapitre

Été 2015
1.a) Tentez l'une des TROIS options suivantes : 12
(iv) Write any four advantages of RISC processor.

b) Tentez l'un des éléments suivants : 6

2. Tentez n'importe QUATRE des éléments suivants : 16

c) Que voulez-vous dire par architecture hybride ?

3. Tentez n'importe quelle QUATRE des éléments suivants : 16

c) Indiquer la latence d'instruction dans la conception de processeurs RISC.

4.a)Essayez n'importe quelles TROIS des éléments suivants : 12

(iii) Write any four features of RISC processor.

b) Tentez l'une des choses suivantes : 6

5. Essayez n'importe quel QUATRE des éléments suivants : 16

d) Que voulez-vous dire par fenêtrage des registres dans un processeur RISC ?

6. Tentez l'une des QUATRE options suivantes : 16

d) Indiquez quatre caractéristiques de SUN ultra SPARC.

Hiver 2015
1.a) Tentez n'importe lequel DES TROIS éléments suivants : 12

(iii) List and describe any four features of RISC processor.

b) Tentez l'un des éléments suivants : 6

2. Essayez n'importe quelles DEUX des éléments suivants : 16

3. Essayez n'importe quel QUATRE des éléments suivants : 16

b) List and describe any four design issues of RISC processor.

4.a) Essayez n'importe lesquelles DES TROIS options suivantes : 12

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Microprocesseur avancé Architecture RISC

(ii) Décrivez le concept de pipelining dans un processeur RISC.

b) Tentez l'une des options suivantes : 6

5. Tentez l'une quelconque des DEUX options suivantes : 16

c) Énumérez huit caractéristiques de SUN Ultra SPARC.

6. Tentez l'une des QUATRE options suivantes : 16

b) What is RISC processor? How does it differ from CISC processor?

Été 2016
1. Tentez l'un des CINQ éléments suivants : 20
e) Qu'est-ce que RISC ? Expliquez brièvement.

f) List any eight features of sun ultra sparc processor.

2. Essayez n'importe quel DEUX des éléments suivants : 16

3. Tentez n'importe lequel DES QUATRE suivants : 16

d) Décrivez brièvement l'architecture hybride d'un microprocesseur.

4. Essayez n'importe quelle DEUX des éléments suivants : 16

5. Essayez n'importe lequel QUATRE des éléments suivants : 16

c) Expliquez deux problèmes de conception d'un processeur RISC.

6. Tentez l'un des DEUX éléments suivants : 16

Hiver 2016
1. Répondez à CINQ des éléments suivants : 20
d) Expliquer le processeur RISC.

2. Tentez l'un des QUATRE éléments suivants : 16

d) Décrivez les caractéristiques de base d'un processeur RISC.

3. Tentez l'un des DEUX éléments suivants : 16

c) Expliquer l'architecture hybride (c'est-à-dire RISC et CISC) des processeurs.

4. Tentez l'une des QUATRE options suivantes : 16

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12
Microprocesseur Avancé Architecture RISC

5. Essayez n'importe quel QUATRE des éléments suivants : 16

f) Expliquer les problèmes de conception des processeurs RISC.

6. Tentez l'une des DEUX options suivantes

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