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Modélisation VHDL : Bascules et Compteurs

Le document présente des exercices de modélisation en VHDL portant sur des bascules, un registre à décalage, un compteur modulo 16 et un convertisseur série-parallèle. Chaque exercice spécifie les fonctionnalités et les entrées/sorties requises pour la modélisation. L'objectif est de développer des circuits logiques séquentiels en utilisant le langage VHDL.

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Modélisation VHDL : Bascules et Compteurs

Le document présente des exercices de modélisation en VHDL portant sur des bascules, un registre à décalage, un compteur modulo 16 et un convertisseur série-parallèle. Chaque exercice spécifie les fonctionnalités et les entrées/sorties requises pour la modélisation. L'objectif est de développer des circuits logiques séquentiels en utilisant le langage VHDL.

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TD 2 VHDL-logique séquentielle

Exercice 1 : Bascules
- Modéliser en VHDL des bascules (D, JK).
- Modéliser en VHDL la bascule D avec les entrées asynchrones (SET, RST)

Exercice 2 : registre à décalage


On veut réaliser un registre à décalage à gauche ou à droite, la sélection du sens se fait
selon l'état d'un signal d'entrée GD.

Plus l’entrée GD, le registre possède une entrée de données série M, une entrée de
remise à zéro raz, un horloge H et un bus de sortie S sur N bits.

Modéliser en VHDL le registre.

Exercice 3 : compteur
Modéliser en VHDL un compteur modulo 16, qui ayant plus de sa sortie et entrée
d’horloge, une entrée de remise à zéro RAZ et une entrée STOP pour suspendu le
comptage tant que cliqué.

Exercice 4 : Convertisseur série- parallèle :


Soit un système de parallélisation des données de transmission, qui fonction comme
suit :

- Un signal d'horloge synchronise le fonctionnement, et un signal RST pour initialiser la


sortie à zéro.
- Sur l’entrée données série, la donnée commence par un bit start bit= 0 (la ligne garde
la valeur 1 en repos), puis 8 bits sont reçus de manière séquentielle (LSB en premier).
- Dès que les 8 bits sont reçus, l'octet est émis en parallèle, un signal valide passe à un
(pendant 2 cycle d’horloge) pour indiquer que la sortie est prête.

Les entrées du système : RST, Clk , DataIn

Les sorties du système : DataOut (8bits), Valide

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