Résolution et Erreur des ADC en Mesure
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ScribdTranslationsTALLER ADC - CORRIGÉ
1. Pour l'ADC de la figure, déterminez la plage des valeurs d'entrée
analogiques qui donneront comme résultat une sortie numérique égale avec
1100011010. Calculer l'erreur de quantification de l'ADC.
N° d'identification du véhicule = ?
10
ADC AREF = 3,5V
Réponse :
La valeur que renvoie l'ADC est 794. On applique l'équation :
numCuentas
∗Vréf=V entrée
2n−1
Par conséquent, la tension d'entrée a une valeur moyenne de 2,716V. On calcule le
erreur de quantification pour obtenir la gamme de tensions qui seront toujours affichées
la valeur 794 :
Vréf
=q
2n −1
La valeur q est de 3,42 mV, donc la plage de tensions est de : 2,716 ± 1,71
mV.
2. Dans un processus de mesure de pression, on a un signal qui varie de 0
à 15 PSI. Pour le processus de contrôle, il est nécessaire de mesurer les variations
minimales de 0,015 PSI. Quelle serait la résolution recommandée pour le
ADC ? Si la sortie du capteur de pression est de 0 à 3V, et VREF est
Connecté à 5V, serait-il capable de mesurer les variations minimales du processus ?
Quelle serait votre recommandation pour y parvenir ?
Réponse :
On calcule combien d'échantillons MINIMAUX sont nécessaires pour respecter la
resolución
J e MAX−Je
MIN PSI
=15−0 =1000
résolution 0,015PSI
On choisit alors un nombre de bits qui inclut au moins TOUTE cette
échantillons, il est donc conseillé d'utiliser un ADC de 10 bits ou supérieur.
Les 1024 échantillons de l'ADC ne sont atteints que si le signal d'entrée
la maximale est égale à la tension de référence VREF. Dans le cas où la tension
le maximum doit être de 3V avec un VREF de 5V, il faut alors trouver un ADC qui à
3/5 du rang obtenez les 1000 échantillons nécessaires pour répondre à la
résolution. La valeur de 3/5 provient simplement de VINMAX/ VREF. On peut le faire
donc cela par itération : Pour n = 11, on obtient 1228 échantillons à 3V, par
un ADC de 11 bits ou plus est suffisant pour cette application.
On peut également appliquer l'équation :
numCuentas
∗Vréf=Ventrée
2n−1
1000
∗5=3
2n −1
3
1000= (2 n−1)
5
5000
−1=2 n
3
5000
journal2 ( −1)=n
3
4997
journal2 ( )=n
3
journal2 ( 4997)−journal2 (3)=n
On effectue un changement de base de logarithme :
ln(4997) ln(3)
− =n
ln(2) ln(2)
Ainsi, cela nous donne une valeur de n = 10,7, qui peut être arrondie à 11.
3. Ayant deux ADC disponibles pour la sélection, de différents fabricants,
Avec une résolution de 10 bits chacun, calculez le SNR théorique. Si chaque fabricant
des ADC facilite le SNR réel, pour le premier de 55 dB et le second
de 58 dB, lequel sélectionneriez-vous ? Quel est l'ENOB de chaque ADC ? Si le processus
là où l'ADC sera utilisé nécessite un pas minimum de 4 mV, lequel
ADC de ces derniers vous servirait-il ?
Réponse
L'équation s'appliqueSNR = 6,02xn + 1,[Link] cette manière on obtient
un SNR en décibels de 61,96 dB. C'est la différence entre la puissance de
entrée et le bruit de quantification. Plus le SNR est élevé, moins le bruit affecte
la signal d'entrée.
Les valeurs de SNR du fabricant sont effectivement plus faibles, car en plus de
Le bruit de quantification, il existe d'autres bruits présents. On choisirait le dispositif
qui offre le SNR le plus élevé. L'ENOB est le nombre effectif de bits de l'ADC, et se
calculez avec la même équation du SNR mais en isolant n, où n dans ce
caso es ENOB:ENOB = (SNR – 1,76) / 6,02.
De cette manière, on obtient pour le dispositif avec SNR = 55dB un ENOB de 8,84
bits, et pour le dispositif avec SNR = 58 dB un ENOB de 9,3 bits. Si le pas minimum
L'intervalle de quantification requis pour l'ADC est de 4 mV, il peut être calculé.
l'intervalle à partir de l'ENOB :
5V
8,84
=10,9mV
2 −1
5V
9,3
=7,9 mV
2 −1
Aucun de ces deux ADC ne fonctionnerait.
4. Pour un processus de mesure de courant dans un moteur, qui a un
sortie du capteur de courant un taux de changement de 0,5 mV / ms, se
utilise un convertisseur ADC de 10 bits, dont le temps de conversion est de 10
Mme. Évaluez s'il est nécessaire d'utiliser un circuit S/H et donnez l'explication.
Réponse
Pendant le temps de conversion, le changement dans le signal d'entrée doit être inférieur
al intervalle de quantification. On calcule donc l'intervalle de
quantification
Vréf 5V
=q= =4,88mV
n
2 −1 1023
Alors, dans les 10 ms que met l'ADC à effectuer la conversion, le
le signal ne peut pas varier de plus de 4,88 mV. Dans ce cas, le signal varie plus que le
intervalle q :
0,5 mV/ms * 10 ms = 5 mV.
De cette manière, il est nécessaire d'utiliser un circuit S/H.
5. Un ADC de 10 bits a été sélectionné pour la conversion d'un capteur de
température dans un processus. La plage des températures d'intérêt va
de 0 °C à 100 °C. Le capteur de température fournit une valeur
analogue de 0V à 2.5V dans cette gamme. Supposer que VREF = 5V. Répondre
les questions suivantes :
1. Quel est le changement de tension théorique minimal nécessaire pour que le
ADC s'incrémente d'un bit ?
2. Quel est l'erreur de quantification de ce capteur ?
3. Quelle est, approximativement, la quantité réelle d'échantillons obtenue
pour ce processus? Utilisez-vous l'ensemble de la portée de l'ADC?
4. Quelle procédure devrais-je suivre pour tirer parti de la plage complète
du ADC?
Réponse
1. Pour le premier point, on calcule l'intervalle de quantification, qui étant
VREF de 5V, nous savons donc que q = 4,88 mV.
2. L'erreur de quantification est la moitié de l'intervalle de quantification : 2,44
mV.
3. Étant donné que le signal d'entrée n'arrive qu'à 2,5V, la lecture maximale dans
les comptes seront environ la moitié des comptes de l'ADC : 511
comptes. Évidemment, toute la plage de l'ADC n'est pas exploitée.
4. Pour profiter de la plage complète, on peut faire deux choses :
1. Amplifier le signal soit avec le gain G interne de l'ADC (si celui-ci
inclut un gain de 2) ou l'amplifier externement.
2. Changer le VREF à 2.5V.
6. Le convertisseur A/D de 8 bits, unipolaire, à approximations successives Harris
ADC0802LCN présente une erreur totale de ±½ LSB. La fréquence d'horloge
il est de 640 Khz. La tension de référence est de 2,5V et 62 sont nécessaires
cycles d'horloge pour effectuer une conversion.
1. Quel est l'augmentation de tension théorique requise pour faire
changer le BIT le moins significatif ?
2. Une fois que l'on a une donnée numérique. Quelle serait l'expression mathématique ?
pour indiquer la tension présente aux entrées ?
3. Quel est l'erreur de quantification ?
4. Quel est le nombre maximum d'échantillons par seconde qui peut être
numériser avec cet appareil ?
5. Déterminez la vitesse maximale du changement de signal à l'entrée
pour rendre inutile la présence d'un dispositif d'échantillonnage et
retenue.
6. S'il est connu que le signal d'entrée varie au maximum à un taux de 1
V/seconde. Quelle serait la fréquence d'horloge minimale qui pourrait être utilisée ?
Réponse
On calcule l'intervalle de quantification :
2,5V
1. =9,8mV
28−1
2. On utilise l'équation du nombre de comptes de l'ADC :
3.
V
4. numCuentas=255⋅ entrée=102⋅Ventrée
2,5
5. L'erreur de quantification est la moitié de l'intervalle de quantification : 4,9
mV.
6. On calcule combien de temps dure la numérisation d'un échantillon : Si cela est nécessaire
62 cycles d'horloge, et chaque cycle a une durée de 1 / 640kHz (1,5625
us), alors chaque numérisation nécessite 96,875 us. On calcule alors
la fréquence ou 1 / 96,875 us (10,322 kHz). Cela signifie qu'il est possible de
numériser jusqu'à 10.322 échantillons par seconde.
7. La variation de l'entrée doit être d'un maximum de 9,8 mV. Elle est calculée
alors combien de temps faut-il à la signal d'entrée pour atteindre ceci
tension
9,8mV=1V/ seg⋅t
9,8
=t=9,8ms
1000
Par conséquent, le temps minimum doit être de 9,8 ms, et en fréquence
équivaut à 102 Hz environ.
7. On dispose d'un seul ADC pour un processus qui nécessite de mesurer 15
variables analogiques. Quel multiplexeur choisiriez-vous pour ce processus ?
Si le ADC nécessite 10 µs pour la conversion d'un échantillon, quelle serait la
fréquence d'échantillonnage réelle pour chaque signal connecté ? Quelle serait la
fréquence maximale de ces signaux pour pouvoir être mesurés par l'ADC ?
Réponse
On choisit un multiplexeur de 16 canaux.
2. Le temps de conversion s'allonge de 15 fois, donc chaque
signal de retardement de 150 us, (10 us par signal), donc le
la fréquence est de 6,666 kHz.
3. Pour calculer la fréquence maximale du signal, il suffit de calculer
quel est le changement maximal autorisé dans les signaux pendant les 10
us de conversion, qui s'avère être l'intervalle de quantification.
2. Topologies
1. On a un convertisseur ADC de 8 bits de type rampe, qui fonctionne dans un
plage de 0 à 5V. Le retard maximum de cet ADC est de 100 ms, et la
La rampe augmente à un taux de 0,05V/ms. Si l'entrée à mesurer est
À 3,4V, quelle est la sortie de l'ADC ? Combien de temps dure cette conversion ?
Répétez l'exercice pour 390 mV.
Réponse
On applique l'équation connue de l'ADC : 3,4 / 5 * 255 = 173 comptes.
La conversion prend : 3,4/5*100 ms = 68 ms.
Les mêmes équations s'appliquent à 390 mV.
2. On a un convertisseur ADC de 10 bits, de type FLASH (Parallèle). La tension
de référence est de 4V. Combien de comparateurs sont nécessaires dans la
implémentation de cet ADC ? Si la sensibilité attendue pour le
Le processus doit être de 1 mV, cet ADC serait-il utile ? Dans le cas négatif, lequel ?
serait la résolution de l'ADC idéale pour cette application ? Combien
des comparateurs supplémentaires seraient nécessaires pour sa mise en œuvre ?
Réponse
Puisqu'il est nécessaire de comparer le signal 1023 fois, il faut ce même
nombre de comparateurs. La sensibilité peut être calculée à partir de
intervalle de quantification : 4/1023 = 3,9 mV. Cet ADC ne servirait pas. Se
il nécessiterait un ADC d'au moins 12 bits. Comme il en faut 4095
comparateurs, alors il faut 4095-1023 comparateurs supplémentaires.
Common questions
Alimenté par l’IAThe theoretical SNR for a 10-bit ADC can be calculated using the formula SNR = 6.02 * n + 1.76, which results in 61.96 dB for 10 bits. However, real-world SNR values provided by manufacturers are lower due to additional noise beyond quantization noise. For the 10-bit ADCs considered, the real SNRs are 55 dB and 58 dB, indicating the presence of other noise sources besides quantization .
Quantization error, the difference between the actual signal and its digitized value, limits ADC resolution and precision. This error can be reduced by increasing ADC resolution (more bits), which decreases the quantization step size. An alternative strategy is oversampling, which improves accuracy by averaging out noise; dither techniques can also be used to randomize quantization errors over time. Adjusting signal scaling to fully utilize the ADC range can also help minimize quantization impacts .
At a clock speed of 640 kHz, each clock cycle takes approximately 1.5625 microseconds. With 62 cycles required per conversion, the total conversion time is 96.875 microseconds. Thus, the maximum sample rate is roughly 10,322 samples per second, calculated as 1,000,000 microseconds divided by 96.875 microseconds per sample .
The ENOB is calculated using the formula ENOB = (SNR - 1.76) / 6.02. For an SNR of 55 dB, the ENOB is approximately 8.84 bits. For an SNR of 58 dB, the ENOB is approximately 9.3 bits .
To utilize the full ADC range, ensure that the sensor's output matches the ADC's input range by aligning the sensor scale with the ADC reference voltage. This might require signal conditioning such as amplification or offset adjustment to stretch the 0°C to 100°C range across the full 0V to VREF range of the ADC. Alternatively, if the ADC has a gain setting, use a gain that maximizes input range usage .
With an 8-bit ADC and a VREF of 5V, the quantization step is 19.53 mV (5V / 256). For signals varying between 0V to 2.5V, the ADC's range is underutilized, using only half of the available steps. The effective resolution is then reduced, potentially leading to inaccurate readings if precision is critical. To maximize usage, either use a 2.5V VREF or an external amplifier to scale the signal to 5V .
The maximum signal frequency is determined by the Nyquist theorem, requiring at least two samples per cycle. With each channel's conversion taking 150 µs, the sampling rate per channel is 6.666 kHz. Thus, the maximum frequency that can be accurately measured is approximately 3.333 kHz, which is half the sample rate .
Consider the resolution and precision required for each variable, ensuring the ADC resolution aligns with the smallest measurement increment needed. Evaluate the reference voltage to match the input range of all variables or use signal conditioning. The SNR and ENOB should meet the application's noise tolerance. The sampling rate must be high enough for the fastest variable signal. Opt for ADCs with built-in multiplexers or pair with external multiplexers for multi-channel scenarios, ensuring real-time data handling capacity .
To determine the required resolution, calculate the number of discrete levels necessary to cover the entire pressure range with the minimum step size: Resolution = (Max Pressure - Min Pressure) / Minimum Variation = 15 PSI / 0.015 PSI = 1000 discrete levels. Choose an ADC with enough bits to accommodate at least this many levels, suggesting a 10-bit ADC provides 1024 levels, which is suitable for this specification .
A Sample-and-Hold circuit is necessary when the signal changes more than the quantization interval within the ADC conversion time. Here, the total change during 10 ms would be 5 mV (0.5 mV/ms * 10 ms), which exceeds the 4.88 mV quantization interval of the ADC, causing inaccurate conversion. Thus, a Sample-and-Hold circuit is required to stabilize the input during conversion .