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La famille logique CMOS

Introduction :

La famille logique CMOS possède de bonnes caractéristiques. Avec sa grande

densité d’intégration qui permet la conception de fonctions très complexes sa faible
consommation, sa grande marge de bruit la CMOS est la famille logique la plus
préférée des concepteurs.

Dans ce cours, on se proposera d’exposer la structure et le fonctionnement des

différents opérateurs logiques de base de cette famille.

Le transistor MOSFET en commutation :

L’interrupteur logique de la CMOS et le transistor MOSFET avec ses 2 types NMOS

(MOS à canal N) et PMOS (MOS à canal P).

Figure 20 : Le MOSFET en commutation.

a. Transistor NMOS b. Transistor PMOS

• Lorsque la tension sur la grille VG=VDD=1 le NMOS est équivalent à un

Interrupteur fermé → Drain reliée à la source  VD=0
• Lorsque la tension sur la grille VG=0 le NMOS est équivalent à un Interrupteur
ouvert → Drain reliée à +VDD  VD=VDD
• Lorsque la tension sur la grille VG=0, le PMOS est équivalent à un Interrupteur
fermé → Drain reliée à la source  VD=VDD

• Lorsque la tension sur la grille VG=VDD=0 le PMOS est équivalent à un

Interrupteur ouvert → Drain relié à la masse  VD=0

Les opérateurs logiques en famille CMOS :

Dans ce qui suit, nous allons étudier la structure et le fonctionnement de la plupart des
opérateurs logiques de la famille CMOS. Signalons que ces opérateurs sont conçus à
partir de transistors CMOS (NMOS et PMOS) dont la description est donnée ci-
dessus. Dans cette étude, on présentera la structure de l’opérateur logique, on
expliquera son principe de fonctionnement en établissant une table de vérité qui

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exprimera l’état de sortie en fonction des entrées ainsi que les états ‘ON’ (fermé) et
‘OFF’ (ouvert) des transistors CMOS.
L’inverseur :

L’opérateur logique le plus simple est l’inverseur dont le schéma est donné sur la
figure suivante. Il est constitué de 2 transistors PMOS et NMOS dont les grilles sont
reliées ensemble à la tension d’entrée VIN. La source du PMOS est reliée à +VDD et
son drain est relié au drain du NMOS dont la source est reliée à la masse.

Figure 21 : a. Schéma de principe de l’inverseur b et c. Principe de fonctionnement.

a. Schéma d’un inverseur b. Cas où VIN=0 c. Cas où VIN=1

Principe de fonctionnement :

b. Lorsque VIN=0, M1 est ‘OFF’ et M2 ‘ON’. La sortie Vaut VOUT=1.

c. Lorsque VIN=1, M1 est ‘ON’ et M2 ‘OFF’. La sortie Vaut VOUT=0.
Sur la figure 22, nous avons donné la table de vérité et le symbole de l’inverseur.

Figure 22 : a. Table de vérité b. Symbole de l’inverseur.

M1 M2 VOUT
0 OFF ON 1
1 ON OFF 0

La porte NAND :

Le Schéma de la porte NAND est obtenu en connectant deux transistors PMOS en parallèle
avec deux transistors NMOS en série comme l’illustre la figure 23.

Figure 23 : Schéma d’une porte NAND.

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Le principe de fonctionnement d’une telle porte est illustré par les figures 24 où trois paires
de combinaisons des variables d’entrée sont considérées (a), (b) et (c).

Figure 24 : Principe de fonctionnement d’une porte NAND.

Le raisonnement appliqué à l’inverseur, concernant le fonctionnement des transistors NMOS

et PMOS est reproduit ici. La figure 25 Donne la table de vérité détaillée la table de
Karnaugh, l’équation de sortie de la porte NAND ainsi que son symbole.

Figure 25 : Table de vérité de la porte NAND.

A B M1 M2 M3 M4 S

0 0 OFF ON OFF ON 1

0 1 OFF ON ON OFF 1

b. Tableau de Karnaugh
1 0 ON OFF OFF ON 1

1 1 ON OFF ON OFF 0

[Link] de vérité
c. Symbole

d. Equation logique :

S = A + B = A.B

La porte NOR :

Le Schéma de la porte NOR est obtenu en connectant deux transistors PMOS en série avec
deux transistors NMOS en parallèle comme l’illustre la figure 26.

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Figure 26 : Schéma d’une porte NOR.

Principe de fonctionnement :

Le principe de fonctionnement est détaillé sur la table de vérité ci-dessous, où les états des
transistors ainsi que l’état de sortie S en fonction des entrées A et B sont donnés.

A B M1 M2 M3 M4 S

0 0 OFF ON OFF ON 1

0 1 OFF ON ON OFF 0

1 0 ON OFF OFF ON 0

1 1 ON OFF ON OFF 0

Table de vérité d’une porte NOR.

La table de Karnaugh, le symbole ainsi que l’équation logique de la porte NOR sont donnés sur la
figure 27.

Figure 27 : (a) Table de Karnaugh, (b) Symbole, c) Equation logique.

Equation logique :

S = A.B = A + B

a. Table de Karnaugh b. Symbole

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La porte AND :
La porte AND s’obtient en inversant la sortie d’une porte NAND comme l’illustre la figure 28.

Figure 28 : Schéma d’une porte AND.

a. Obtention d’une porte AND

a. Schéma d’une porte AND

b. Table de Vérité

C. Symbole

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La porte OR :
La porte OR s’obtient en inversant la sortie d’une porte NOR comme l’illustre la figure 28.

Figure 28 : Schéma d’une porte AND.

b. Obtention d’une porte OR

c. Schéma d’une porte OR

d. Table de Vérité

C. Symbole

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La porte XOR :
Le schéma d’une porte XOR est donné sur la figure 29.
On part de l’équation S = A.B + A.B
Figure 29 : Porte XOR.

a. Schéma d’une porte XOR

b. Able de Karnaugh.

c. Table de vérité.

S = A.B + A.B

d. Symbole e. Equation logique.

Quelques propriétés et applications de la porte XOR :

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a. La porte XOR représente la fonction d’inégalité S=1 si A≠B ;

b. La porte XOR peut être utilisé pour effectuer l’addition dans les ordinateurs, un demi-
additionneur comporte une porte XOR et une porte AND (figure 1)
c. La porte XOR peut être utilisée pour le croisement des signaux (fig. 2)
d. On peut concevoir une porte XOR avec des portes de transferts (fig.3)
e. Le circuit intégré 4070 comporte 4 portes XOR

Figure 30 :

a. Demi-additionneur.

b. Croissement des signaux.

c. Schéma d’un XOR avec des portes analogiques.

Variantes de la porte XOR :

Variante 1 Variante 2 Variante 3

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La porte NXOR :
Le schéma d’une porte NXOR s’obtient à partir d’une porte XOR comme l’illustre la figure 31.

Figure 31 : Porte NXOR.

a. Obtention d’une porte NXOR.

On part de l’équation : S = A.B + A.B

a. Schéma d’une porte NXOR.

b. Table de vérité.

c. Symbole
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Variante de la porte NXOR

Variante 1 Variante 2 Vriante 3

Le buffer :

Le schéma d’un buffer est donné sur la figure 32.

Figure 32 : Le buffer.

a. Obtention d’un buffer

b. Schéma d’un buffer. c. Table de vérité d. Symbole.

La porte analogique :

• S’obtient en connectant un transistor PMOS en parallèle avec un transistor NMOS.

• Aucun des 2 transistors n’est relié à VDD ou à la masse
• C et C contrôlent le transfert de l’entrée E vers la sortie S.

Le schéma de principe d’une porte de transfert est donnée sur la figure 33.a et son symbole
est représenté sur la figure 33.b.

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Figure 33 : La porte de transfert.

a. Schéma d’une porte de transfert. b. Symboles

Principe de fonctionnement :

Lorsque la commande C=1 le transistor NMOS est ON et le PMOS OFF ce qui conduit au
schéma de la figure 34.a. Donc l’entrée E est transmise à la sortie S, autrement dit : S=E
Lorsque C=0, les transistors NMOS et PMOS sont tous les deux OFF et la sortie est séparée
de l’entrée. On dit qu’il s’agit d’une sortie haute impédance qu’on désigne par Z. Donc S=Z.
La table de vérité, illustrant les états des transistors ainsi que la sortie en fonction des entrées
est donnée sur la figure 34.b.
Finalement, la caractéristique de transfert, c'est-à-dire l’évolution de la sortie en fonction de
l’entrée est donnée sur la figure 34.c. C’est une fonction linéaire de pente 1. Autrement dit, la
sortie est toujours égale à la valeur présente en entrée.

Figure 34 : Fonctionnement d’une porte analogique.

a. Fonctionnement b. table de vérité c. Caractéristique de transfert.

L’inverseur à 3 états :

Le schéma de principe d’un inverseur à 3 états est donné sur la figure 35.a. Il est constitué
d’un inverseur suivit d’une porte analogique. Son symbole est donné sur la figure 35.b. Il
s’agit d’un inverseur commandé dont le principe de fonctionnement se résume ainsi :
Si T=1 et E=1, alors S=1 (état 1)
Si T=1 et E=0, alors S=0 (état 2)
Si T=0 ∀ E, S=Z, (état 3) (sortie déconnecté) il s’agit d’une sortie haute impédance.

Figure 35 : L’inverseur à 3 états.

b. Symbole d’un inversue rà 3 états.

a. Schéma de principe d’un inverseur à 3états.

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Le buffer à 3 états :
Le buffer à 3 états est constitué d’un buffer suivit d’une porte de transfert. Il s’agit d’un buffer
commandé dont le principe de fonctionnement est le suivant :
Si T=1 et E=1  S=1 (état 1)
Si T=1 et E=0  S=0 (état 2)
Si T=0 ∀E  S=Z (état 3)

Figure 36 : Le buffer à 3 états.

b. Symbole.
a. Schéma d’un buffer à 3 états.

Les principaux opérateurs logiques :

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Détermination du circuit de tirage vers le haut des circuits

logiques CMOS
La mise en œuvre des circuits logiques nécessite l’utilisation de deux circuits connus
sous les noms de circuit de tirage vers le haut et circuit de tirage vers le bas, dont le
rôle est de forcer le signal de sortie à atteindre les niveaux logiques ‘1’ et ‘0’.

Les circuits logiques CMOS utilisent des structures complémentaires dans lesquelles
les circuits de tirage vers le haut (Pull up) et vers le bas (Pull down) sont réalisés à
base de transistors NMOS et PMOS, respectivement.

La méthode des graphes nous permet, connaissant le circuit de tirage vers le bas, d’en
déduire le circuit de tirage vers le haut. Dans le dessin du graphe du circuit, les points
de connexion sont représentés par des nœuds et les transistors représentés par arcs.
Pour utiliser la méthode des graphes, il faut parcourir des étapes suivantes :

1. Dessiner le graphe du circuit de tirage vers le bas (circuit à base de NMOS).

2. Placer un nouveau nœud au centre de chaque trajectoire fermée du graphe.
3. Ajouter des graphes pour relier les nouveaux nœuds, tel que chaque nouvel arc
n’intercepte qu’un seul arc du graphe original.
4. Le nouveau graphe, ainsi obtenu, représente la topologie du circuit de tirage vers
le haut Pull Up (à base de PMOS). Chaque arc du nouveau graphe représente
l’entrée d’un transistor PMOS.

Les exemples suivants illustrent cette méthode graphique.

Dessiner la topologie des circuits de tirage vers la bas (ou la partie NMOS)
représentant les fonctions logiques ci-dessous. A partir de circuit ainsi obtenu, et en
utilisant la méthode des graphes, trouver le circuit de tirage vers le haut (ou la partie
PMOS du circuit).

1. Y = [ AB + CD ]
2. Y = ( A + C )[( B + D ) E + F ]
3. Y = ( F [ A( B + DE ) + C ( E + BD )])
4. Y = ( E[ A( BC + DH ) + FG ( H + BDC ) + I ])

Solution de l’exemple 1 :

Y = [ AB + CD ]
• AB est représenté par 2 transistors placés en série entre la sortie et la mase ;
• CD est représenté par 2 transistors placés en série entre la sortie et la mase ;
• AB + CD est représenté par 2 branches en parallèle entre la sortie et la mase.

Le circuit de la figure 1.a représente le circuit de tirage vers le bas Pull Down.

A partir du circuit de la figure 1.a, on obtient le graphe du circuit en remplaçant

chaque transistor par un arc.
Ainsi :
Le transistor d’entrée A est représenté par l’arc 1 - 3
Le transistor d’entrée B est représenté par l’arc 1 – 0
Le transistor d’entrée C est représenté par l’arc 3 - 2
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Le transistor d’entrée D est représenté par l’arc 2 – 0

Ainsi le graphe du circuit de la figure 1.a est représenté en noir sur la figure 1.b.

Détermination du circuit Pull UP :

On place un nœud au centre du circuit fermé 0 - 1 - 3 - 2 – 0.

On ajoute les deux nœuds du VDD et de la sortie 3.
Ensuite on relie les nœuds ainsi obtenus en dessinant des arcs tels que chaque arc est
traversé 1 seule fois.
Le graphe résultant (graphe en rouge) est celui du circuit pull up (repris sur la figure
1.c.
Le circuit logique s’obtient en replaçant chaque arc graphe de la figure 1.c par un
transistor PMOS ; ce qui conduit au circuit de la figure 1.d

Figure 1.a : Circuit de tirage vers le bas Figure 1.b Graphe correspondant (en noir)

Figure 1.c : Graphe du circuit de tirage Figure 1.d : Circuit de tirage vers le bas.
vers le bas (après rotation)

Le circuit représentant la fonction Y = [ AB + CD ] est le suivant :

Figure 1.e : Circuit représentant la fonction Y = [ AB + CD ] .

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Question : Comment obtenir le circuit représentant la fonction Y = [ AB + CD ] ?

Réponse : Il suffit d’ajouter un inverseur.
Figure 1.f : Circuit représentant la fonction Y = [ AB + CD ] .

Exemple 2 : Même procédure que l’exemple 1

Figure 1.a : Circuit de tirage vers le bas

Le circuit résultant s’obtient en cascodant les 2 circuits Pull down et Pull Up auquel
on ajoute un inverseur.

Figure 1.b : Circuit réalisant la fonction Y = ( A + C )[( B + D ) E + F ]

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Exemple 3 :
On considère le circuit suivant :

a. Trouver le graphe du circuit Pull up par la méthode des graphes ?

b. Trouver l’expression de Y.

Réponse :

Les graphes des circuits et le circuit pull up correspondant :

• Le graphe en couleur noir est celui du circuit pull down.
• Le graphe en couleur bleu est celui du circuit pull up
•
Graphes des circuits Pull Down et Pull Up. Circuit Pull Up correspondant.

c. Expression de Y
Pour trouver l’expression de Y, il faut considérer chaque branche séparément, évaluer
la fonction correspondante et faire la somme des fonctions comme l’illustre la figure
ci-dessous :

A.(B+DE)F C.(E+DE).F
Donc :

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Exercice :

Trouver le circuit Pull UP correspondant et en déduire l’expression de Y ?

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