Structure Machine 2

1ère année Mathématiques Informatique

2023 / 2024

COURS avec EXERCICES CORRIGÉS

 Table des matières

I LOGIQUE COMBINATOIRE
1 CIRCUITS LOGIQUES COMBINATOIRES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.1 Définitions 7
1.2 Portes logiques 7
1.2.1 Porte NON ou NOT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.2.2 Porte ET ou AND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
1.2.3 Porte NON-ET ou NAND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.2.4 Porte OU ou OR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
1.2.5 Porte NON-OU ou NOR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.2.6 Porte XOR (OU-EXCLUSIF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.2.7 Porte XNOR (COÏNCIDENCE ou NON-OU-EXCLUSIF) . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
1.3 Étapes de conception d’un circuit combinatoire 10
1.3.1 Établissement de la table de vérité . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
1.3.2 Simplification des fonctions logiques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
1.3.3 Réalisation du schéma logique . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.4 Étude de quelques circuits combinatoires usuels 12
1.4.1 Demi additionneur (half adder) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
1.4.2 Additionneur complet (Full adder) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
1.4.3 Additionneur 4 bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
1.4.4 Soustracteur 4 bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.4.5 Additionneur-Soustracteur 4 bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
1.4.6 Décodeur 3 vers 8 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.4.7 Multiplexeur N vers 1 (ou sélecteur d’entrée) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
1.4.8 Encodeur de Priorité . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
1.4.9 Démultiplexeur 1 vers N . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
1.5 Exercices Série 1 20

II LOGIQUE SÉQUENTIELLE
2 CIRCUITS LOGIQUES SÉQUENTIELS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
2.1 Définition 37
2.2 Les BASCULES (ou VERROU) 37
2.2.1 Bascule R-S (RESET-SET) ou VERROU avec Mise à 0 - Mise à 1 . . . . . . . . . . . . . . . . . . . 38
2.2.2 Bascule R-S-T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
2.2.3 Bascule D (DATA ou DONNÉE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.2.4 Bascule R-S-T Maitre-Esclave . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
2.2.5 Bascule J-K . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

2.2.6 Bascule D (OU DATA) déclenchée par un front de son horloge . . . . . . . . . . . . . . . . . 42
2.2.7 Bascule T (OU TOGGLE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
2.2.8 Comparaison des signaux « Sorties Q» des bascules R-S, J-K ET D . . . . . . . . . . . . . . . . 43
2.2.9 Mise forcée à 0 ou à 1 des bascules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
2.3 Les REGISTRES 43
2.3.1 Registre à chargement (entrées) parallèle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
2.3.2 Registre à décalage (ou Registre à entrées séries) . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
2.4 Mémoire centrale 44
2.4.1 BUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
2.5 Exercices Série 2 47

3 SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE) . . . . . . . . . . . . . . . . . . . . 67

3.1 les Automates 67
3.2 Automate de MOORE – synchrone 67
3.3 Automate de MEALY – asynchrone 68
3.4 Conception d’une machine de MOORE 69
3.4.1 Graphe et matrice de transition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
3.4.2 Codage des états . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
3.4.3 Choix des bascules et Table des entrées des bascules . . . . . . . . . . . . . . . . . . . . . . . . 70
3.4.4 Simplification des fonctions logiques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.4.5 Établissement du schéma logique . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
3.5 Conception d’une machine de MEALY 72
3.6 Réalisation d’automates 74
3.6.1 Les compteurs décompteurs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
3.7 Exercices Série 3 78

III LES CIRCUITS INTÉGRÉS

4 Présentation des circuits intégrés . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
4.1 Caractéristiques des circuits intégrés 97
4.2 Etude des caractéristiques du circuit intégré 7432 (portes OR ou OU) 97
I
LOGIQUE COMBINATOIRE

1 CIRCUITS LOGIQUES COMBINATOIRES . . . . . . . . . . . . . . . . . . . . . . . . 7

1.1 Définitions
1.2 Portes logiques
1.3 Étapes de conception d’un circuit combinatoire
1.4 Étude de quelques circuits combinatoires usuels
1.5 Exercices Série 1
 1. CIRCUITS LOGIQUES COMBINATOIRES

1.1 Définitions
Définition 1.1.1 Les Fonctions logiques sont des fonctions qui ne peuvent prendre que deux valeurs
logiques VRAI ou FAUX, qui généralement sont représentées par les états logiques d’un digit binaire
(bit) : 1 ou 0 respectivement.
Définition 1.1.2 Une fonction logique est dite combinatoire lorsque l’état de la sortie est uniquement
définie par la combinaison de l’état des variables logiques d’entrées quel que soit l’instant
Définition 1.1.3 Un circuit combinatoire est un circuit dont les variables de sortie dépendent seulement
des variables en entrée de ce circuit.
En d’autres termes à chaque fois que les mêmes entrées sont présentées les sorties sont les mêmes.

Dans l’ordinateur, les fonctions logiques de base NON (NOT), ET (AND) et OU (OR) sont assurés par
des circuits de base appelés PORTES LOGIQUES. Ces Portes sont la base de tout circuit électronique
digital.
Le fonctionnement d’un circuit logique est généralement décrit par sa TABLE DE VÉRITÉ dans laquelle
sont listées les sorties correspondants aux différentes entrées possibles.
La table de vérité permet essentiellement de tirer l’équation de la sortie en fonction des entrées, générale-
ment pour les cas où la sortie vaut 1 (ou pour les cas où la sortie vaut 0).

Rem Lorsqu’un bit est représenté par une variable A. La convention internationale consiste à représenter
ce bit par A lorsqu’il vaut 1 et par son complément Ā ou A’ lorsqu’il vaut 0.

1.2 Portes logiques

1.2.1 Porte NON ou NOT
la porte NON ou NOT (Figure 1.1) assure la fonction NON ou INVERSEUR. La fonction NON est
l’opération d’inversion d’une variable (Complément à 1 d’un bit).

Figure 1.1: Porte NON / NOT ou INVERSEUR

Equation correspondante:
Sortie = (Entrée) (Équation donnant le cas ou S vaut 1) ou
(Sortie) = Entrée (Équation donnant le cas où S vaut 0)

1.2.2 Porte ET ou AND

La porte ET (Figure 1.2) assure l’opération qui prend en considération deux ou plus variables. Elle vérifie
si toutes ses variables sont à l’état VRAI alors elle prend la valeur VRAI et si une de ses variable est à
l’état FAUX elle prend la valeur FAUX. L’opération ET est représentée par l’opérateur ‘.’ ou produit de
variables. (Exemple : AET B ≡ A.B ≡ AB)

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

 8 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

Figure 1.2: Porte ET / AND

Equation correspondante:
Equation donnant le cas ou C vaut 1: C = A.B
Equation donnant le cas où C vaut 0: C = A.B OU A.B OU A.B = A.B + A.B + A.B

1.2.3 Porte NON-ET ou NAND

La porte NON-ET (Figure 1.3) est réalisée par une porte ET dont la sortie est raccordée à un inverseur
assurant ainsi la fonction NON-ET.

Figure 1.3: Porte NON-ET / NAND

Equation correspondante:
Equation donnant le cas ou D vaut 1: D = A.B + A.B + A.B
Equation donnant le cas où D vaut 0: D = A.B

1.2.4 Porte OU ou OR
La porte OU (Figure 1.4) assure l’opération qui prend en considération deux ou plus variables. Elle
vérifie si toutes ses variables sont à l’état FAUX alors elle prend la valeur FAUX et si une de ses variable
est à l’état VRAI elle prend la valeur VRAI. L’opération OU est représentée par l’opérateur ‘+’. (Exemple
: AOUB ≡ A + B)

Figure 1.4: Porte OU / OR

Equation correspondante:
Equation donnant le cas ou C vaut 1: C = A.B + A.B + A.B = B + A.B = A + B
Equation donnant le cas où C vaut 0: C = A.B

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

 1.2 Portes logiques 9

1.2.5 Porte NON-OU ou NOR

La porte NON-OU (Figure 1.5) est un circuit assurant la fonction OU dont la sortie est raccordée à un
inverseur assurant ainsi la fonction NON-OU.

Figure 1.5: Porte NON-OU / NOR

Equation correspondante:
Equation donnant le cas ou D vaut 1: D = A.B
Equation donnant le cas où D vaut 0: D = A.B + A.B + A.B = B + A.B = A + B

1.2.6 Porte XOR (OU-EXCLUSIF)

la fonction XOR n’est rien d’autre que la fonction OR dans laquelle l’opération correspondant au cas des
entrées A = B = 1 est exclue, c’est à dire que si A = B = 1 alors la sortie C = 0 (Figure 1.6).
L L
L’opération OU-EXCLUSIF est représentée par l’opérateur . (Exemple: A XOR B ou A B).

Figure 1.6: Porte OU-EXCLUSIF

Rem L’opération OU-EXCLUSIF réalise l’addition mathématique de deux bits.

D’après la table de vérité, La fonction associée à la porte OU-EXCLUSIF ou XOR est

A ⊕ B = a.b + a.b
1.2.7 Porte XNOR (COÏNCIDENCE ou NON-OU-EXCLUSIF)
la fonction XNOR n’est rien d’autre que la fonction XOR coplémentée (Figure 1.7).
N J
L’opération NON-OU-EXCLUSIF est représentée par l’opérateur ou . (Exemple: A XNOR B ou A
N J
B ou A B).

Figure 1.7: Porte NON-OU-EXCLUSIF

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

 10 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

Rem L’opération NON-OU-EXCLUSIF réalise le complément de l’addition mathématique de deux bits.

La table de vérité montre que la sortie est à 1 lorsque A et B Coïncident (A = B)
D’après la table de vérité, La fonction associée à la porte NON-OU-EXCLUSIF ou XNOR est

A ⊗ B ≡ A ⊙ B = (A ⊕ B) = a.b + a.b

1.3 Étapes de conception d’un circuit combinatoire

1.3.1 Établissement de la table de vérité
Une table de vérité permet de connaître la réaction d’un circuit logique (valeurs binaires 0 ou 1 des
variables de sortie) à chaque combinaison binaire possible appliquée aux entrées (variables d’entrées).
Un circuit logique est caractérisé par le fait que l’état de ses sorties à un instant donné ne dépend que du
circuit et de la valeur de ses entrées à cet instant. Il se présente toujours comme suit:

Figure 1.8: Structure générale d’un circuit logique

En général un circuit logique est doté de n entrées (xe , e = 1, . . . , n) et k sorties (Sl , l = 1, . . . , k) telles que:
S1 = f1 (x1 , x2 , , xn )
S2 = f2 (x1 , x2 , , xn )
...
Sk = fk (x1 , x2 , , xn )
La table de vérité qui lui correspondant comporte 2n lignes représentant toutes les combinaisons possibles
de ces n variables et n + k colonnes correspondant aux n entrées et k sorties (Figure 1.9).

Figure 1.9: Structure générale d’une table de vérité

Où Valeurij est la ( j + 1)èmevaleur de la sortie i.

1.3.2 Simplification des fonctions logiques

La table de vérité permet de tirer une fonction logique pour chacune des sorties de ce dernier.
Puisque la réalisation d’une fonction logique n’est pas unique. Il est souvent souhaitable pour des raisons
d’optimisation de disposer de sa forme minimale autrement dit de celle qui permet de l’implémenter avec
un minimum de composants.
après la recherche de l’expression algébrique de la fonction, l’étape suivante consiste à minimiser le
nombre de termes dans une fonction afin d’obtenir un circuit plus petit donc plus facile à construire avec
un coût plus réduit.
Pour obtenir une réalisation optimale d’une fonction logique quelconque, il faut bien évidement tenir
compte des circuits disponibles, également de choisir le type et de minimiser le nombre d’opérateurs
logiques. Autrement dit d’écrire la fonction sous une forme permettant de la réaliser aisément.
Il est donc nécessaire de disposer d’outils permettant de déterminer la forme minimale d’une fonction

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

1.3 Étapes de conception d’un circuit combinatoire 11

logique à partir de ses formes. On parlera dans ce cas de simplification ou minimisation de fonction.
Les fonctions logiques peuvent être simplifiées de deux méthodes différentes.
1. Simplification algébrique,
2. Utilisation du tableau de KARNAUGH
Méthode 1.3.1 — Simplification algébrique.
Pour chacune des fonctions de sortie les théorèmes fondamentaux et les propriétés de l’algèbre de
Boole sont utilisés successivement pour atteindre la forme minimale d’une somme de produits. On
peut:
• Supprimer les associations de termes multiples.
• Mettre en facteur des variables pour éliminer plusieurs termes.
• Mettre en facteur des variables pour faire apparaître des termes inclus.
• Ajouter un terme qui existe déjà à une expression logique.

■Exemple 1.1 Simplifier l’expression: f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b.c + a.b.c̄ + (ā + c + a.b̄)
La réalisation de cette fonction nécessite:
• 5 opérateurs AND à trois entrées pour les 5 premiers termes
• 1 opérateur NOR à trois entrées et 1 opérateur AND à deux entrées pour le dernier terme
• 1 opérateur OR à six entrées pour avoir la fonction.
• 1 opérateur NOT pour chacune des variables (trois opérateurs).
Ce qui fait un total de 11 opérateurs.
Simplification Axiome/Propriété

f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b.c + a.b.c̄ + a.c̄.(a.b̄) De Morgan

f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b.c + a.b.c̄ + a.c̄.(ā + b) De Morgan
f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b.c + a.b.c̄ + a.c̄.ā + a.c̄.b Distributivité
f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b.c + a.b.c̄ + a.ā.c̄ + a.c̄.b Commutativité
f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b.c + a.b.c̄ + 0.c̄ + a.c̄.b Complémentarité
f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b.c + a.b.c̄ + a.c̄.b Élément nul
f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b.(c + c̄) + a.c̄.b Distributivité
f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b.1 + a.c̄.b Complémentarité
f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b + a.b.c̄ Commutativité
f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b.(1 + c̄) Distributivité
f (a, b, c) = ā.b̄.c + ā.b.c̄ + a.b̄.c̄ + a.b.1 Élément nul
f (a, b, c) = ā.b̄.c + (ā.b + a.b̄).c̄ + a.b Distributivité
f (a, b, c) = (ā.b + a.b̄).c̄ + ā.b̄.c + a.b Commutativité
f (a, b, c) = (ā.b + a.b̄).c̄ + ā.b̄.c + a.b.(c + c̄) Complémentarité
f (a, b, c) = (ā.b + a.b̄).c̄ + ā.b̄.c + a.b.c + a.b.c̄ Distributivité
f (a, b, c) = (ā.b + a.b̄).c̄ + a.b.c̄ + ā.b̄.c + a.b.c Commutativité
f (a, b, c) = (ā.b + a.b̄).c̄ + a.b.c̄ + (ā.b̄ + a.b).c Distributivité
f (a, b, c) = (a ⊕ b).c̄ + (a ⊕ b)).c + a.b.c̄ XORs (OU Exclusifs)
f (a, b, c) = (a ⊕ b) ⊕ c + a.b.c̄ XOR (OU Exclusif)
f (a, b, c) = a ⊕ b ⊕ c + a.b.c̄ Associativité
La réalisation de cette fonction simplifiée va nécessiter:
• 1 opérateur XOR à trois entrées pour le premier terme
• 1 opérateur AND à trois entrées pour le deuxième terme
• 1 opérateur OR à deux entrées pour avoir la fonction.
• 1 opérateur NOT pour la variable c.
Soit un total de seulement 4 opérateurs ■

La simplification algébrique est intuitive et devient peu évidente quand la fonction à simplifier est plus
complexe.

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

 12 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

Méthode 1.3.2 — Simplification par tableau de KARNAUGH.

Un tableau de KARNAUGH sert à simplifier des équations logiques ou à trouver l’équation logique
minimale correspondant à une table de vérité. La méthode utilise le code Gray ou binaire réfléchi, qui
a comme propriété principale de ne faire varier qu’un seul bit entre deux combinaisons successives
(ou mots successifs).

1.3.3 Réalisation du schéma logique

Toute équation logique peut être réalisée en utilisant les opérateurs de base NON, ET et OU.
■ Exemple 1.2 Pour réaliser l’équation minimale suivante S = A.B + A.C + B.C, il suffit de:
1. placer les variables d’entrées A, B, C et la sortie S du circuit,
2. réaliser toutes les complémentations des entrées qui apparaissent dans l’équation (ici A, B et C) en
utilisant les circuits NON,
3. utiliser un circuit ET pour réaliser chacun des termes de l’équation (Dans le cas considéré, il y a
trois termes donc il faut trois opérateurs ET à deux entrées chacun). La sortie de chaque porte ET
donne le niveau logique du terme considéré. Si on note X, Y, Z les différentes sorties des portes ET,
on peut alors écrire l’équation sous la forme S=X+Y+Z
4. Utiliser une porte OU à trois entrées pour réaliser cette dernière équation.
Donnant ainsi le circuit donné en Figure 1.10.

Figure 1.10: circuit de S

Dans ce cas, deux circuits OU à deux entrées chacun ont été utilisés pour simuler (remplacer) un seul
circuit OU à 3 entrées.
En effet si on considère que U est la sortie du premier circuit OU alors S qui est la sortie du deuxième
circuit OU sera donné par : S = U + Z = X +Y + Z = A.B + A.C + B.C ■

1.4 Étude de quelques circuits combinatoires usuels

1.4.1 Demi additionneur (half adder)
C’est un circuit logique doté deux entrées A et B et de deux sorties Σ et C0 permettant d’effectuer l’addition
de deux symboles binaires A et B conformément à la table de vérité donnée en Table 1.1, qui se traduit
comme suit :
• Si A = 1 et B = 1 alors les sorties sont: somme Σ = 0 et retenue C0 = 1
• Si A = 1 et B = 0 alors les sorties sont: somme Σ = 1 et retenue C0 = 0
• Si A = 0 et B = 1 alors les sorties sont: somme Σ = 1 et retenue C0 = 0
• Si A = 0 et B = 0 alors les sorties sont: somme Σ = 0 et retenue C0 = 0

A B Σ C0
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1

Table 1.1: Table de vérité du circuit Half Adder

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

 1.4 Étude de quelques circuits combinatoires usuels 13

De la table de vérité on tire directement les équations simples du circuit:

• Σ = A.B + A.B = A XOR B et
• C0 = A.B
Caractérisant le circuit donné en Figure 1.11

Figure 1.11: Half Adder (S0 représente Σ)

1.4.2 Additionneur complet (Full adder)

Un additionneur complet est définit comme un circuit permettant d’effectuer l’addition de deux symboles
binaires A et B en tenant compte d’une retenue éventuelle Cin provenant de l’addition de deux symboles
binaires précédents, et donnant en sortie la somme S et une retenue éventuelle Cout comme décrit par la
table de vérité Table 1.2.

A B Cin S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Table 1.2: Table de vérité Full Adder
Figure 1.12 donne les tables de KARNAUGH correspondant aux sorties S et Cout .

(a) Sortie S (b) Sortie Cout

Figure 1.12: Tables de KARNAUGH pour Full ADDER

On tire les équations suivantes en utilisant les Tableaux de KARNAUGH:
• Figure 1.12a donne: S = [Link] + [Link] + [Link] + [Link]
• Figure 1.12b donne: Cout = [Link] + AB + BCin
Figure 1.13 Donne le circuit correspondant aux équations trouvées, en utilisant des portes AND et OR
à deux entrées seulement. Ce circuit peut être simplifié en utilisant le circuit Demi Additionneur. Pour
cela il suffit de reprendre les équations du circuit Additionneur Complet et de les manipuler pour y faire
apparaitre les équations du Demi Additionneur:
• S = [Link] + [Link] + [Link] + [Link]
– S = (A.B + A.B).Cin + (A.B + A.B).Cin
– S = (A.B + A.B).Cin + (A.B + A.B).Cin
– S = Σ1 .Cin + Σ1 .Cin = Σ1 ⊕Cin . Où Σ1 est la somme donnée par le 1er demi-additionneur.

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

 14 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

Figure 1.13: Full ADDER utilisant des portes à 2 entrées seulement

• Cout = ACin + AB + BCin = AB + ACin + BCin
– Cout = AB + (B + B)ACin + (A + A)BCin
– Cout = (AB + [Link] + [Link] ) + (AB + A.B).Cin = AB + (A ⊕ B).Cin
– Cout = C01 + (A ⊕ B).Cin
– Cout = C01 + Σ1 .Cin = C01 +C02 .
Où
– Σ1 et C01 sont respectivement la somme et la retenue du 1er demi-additionneur ayant comme
entrées A et B.
– S (ou Σ2 ) et C02 sont respectivement la somme et la retenue d’un deuxième demi-additionneur
ayant comme entrées Cin et Σ1 .
Le circuit correspondant est donné en Figure 1.14a.

(a) Circuit (b) Générique

Figure 1.14: Full-ADDER constitué de deux Half-ADDERs

1.4.3 Additionneur 4 bits

Un additionneur 4 bits est un circuit permettant d’effectuer l’addition de deux nombre X et Y exprimés en
binaire (base 2), chacun constitué de 4 bits : X = a3 a2 a1 a0 et Y = b3 b2 b1 b0 . Le résultat S sera sur 5 bits :
S = cs3 s2 s1 s0 (Où c est une retenue finale éventuelle).
Sachant que l’addition de deux nombre binaires s’effectue position par position, comme suit:
– Commencer par sommer les deux bits correspondants à la position du plus faible poids (LSB : a0 et
b0 ) pour obtenir leur somme s0 et une retenue éventuelle c0 à propager vers la position suivante en
tant que bit à ajouter. Cette opération peut être effectuée par un circuit demi-additionneur.
– Prendre les deux bits à la position suivante (a1 et b1 ) et les additionner avec la retenue c0 obtenue
lors de l’opération précédente pour obtenir une somme s1 et une autre retenue éventuelle c1 à
propager à la position suivante. Ceci peut être réalisé par un circuit additionneur complet pour
lequel cin n’est rien d’autre que la retenue c0 de l’opération précédente.
– répéter la même opération jusqu’à la position des bits de poids le plus fort (MSB : a3 et b3 ). Le
circuit additionneur complet va produire une somme s3 et une autre retenue éventuelle c3 qui sera

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 1.4 Étude de quelques circuits combinatoires usuels 15

la retenue finale c et qui sera le bit de poids le plus fort (MSB) du résultat de la somme.
En conclusion, pour effectuer l’addition de deux nombres de 4 bits, il suffit de chaîner entre eux 3
additionneurs complets et un demi-additionneur. La retenue est ainsi propagée d’un additionneur à l’autre.
Un tel additionneur est appelé un additionneur série. Son circuit est donné en Figure 1.15.

Figure 1.15: Additionneur 4 bits

En général on préfère remplacer le demi-additionneur par un additionneur complet (Figure 1.16) pour
lequel la retenue en entrée ci est fixée à zéro.

Figure 1.16: Additionneur 4 bits

De cette manière on peut placer par exemple deux de ces circuits en cascade pour effectuer la somme de
deux nombres à 8 bits chacun.
Il suffit de propager la retenue finale Ret du premier circuit vers la retenue en entrée ci correspondant à la
position LSB du deuxième circuit. Ceci est vrai pour tout additionneur de k x 4 bits avec k entier.

1.4.4 Soustracteur 4 bits

Pour effectuer la soustraction de deux nombres binaires sur 4 bits, S = X −Y , l’ordinateur exploite les
propriétés du complément à 1 et à 2 du nombre Y , notées respectivement C1 (Y ) et C2 (Y ).
En effet:
– ∀Y,C2 (Y ) = −Y modulo 2n où n est le nombre de bits de Y.
– C2 (Y ) = C1 (Y ) + 1
Donc au lieu d’effectuer la soustraction S= X - Y, l’ordinateur effectuera toujours l’addition:
S = X +C2 (Y ) = X +C1 (Y ) + 1.
Figure 1.17 donne, pour X = a3 a2 a1 a0 et Y = b3 b2 b1 b0 , le circuit du soustracteur 4 bits correspondant

Figure 1.17: Soustracteur 4 bits

1.4.5 Additionneur-Soustracteur 4 bits

On note que d’après la table de vérité de l’opérateur XOR on a:

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 16 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

a ⊕ 0 = a ⇒ Opérateur neutre

a ⊕ 1 = a′ ≡ ā ⇒ inverseur ou operateur NON

Figure 1.18 donne le circuit pour un additionneur - soustracteur.

Figure 1.18: Additionneur / Soustracteur 4 bits

1.4.6 Décodeur 3 vers 8

Ce circuit accepte en entrée une combinaison binaire de 3 bits (E0 , E1 , E2 ) et active une seule de ses
23 = 8 sorties (S0 , S1 , ..., S7 ) correspondant à la position donnée par la valeur décimale de la combinaison
binaire en entrée.

1.4.7 Multiplexeur N vers 1 (ou sélecteur d’entrée)

C’est un circuit combinatoire doté de (N + k) entrées, avec N = 2k , et 1 sortie comme le montre la figure
suivante :

Figure 1.19: Multiplexeur à N entrées

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 1.4 Étude de quelques circuits combinatoires usuels 17

Ce circuit aiguille une seule de ses N entrées vers sa sortie unique S. En effet la combinaison binaire de k
bits fournie en commande de sélection (Adresse) permet d’aiguiller le signal au niveau de l’entrée portant
l’indice dont la valeur est égale à l’équivalent décimal de la combinaison (Adresse), vers la sortie S.
■ Exemple 1.3 — Cas du Multiplexeur 2 vers 1.
Il s’agit d’un multiplexeur à N = 2 entrées (Notées E0 et E1 ). Il faudra donc k, tel que N = 2k , entrées
de commande de sélection ⇒ k = 1 entrée de commande (nommée C0 ) et une seule sortie S. Son
fonctionnement en aiguillage est tel que:
C0 S
S = E0 si C0 = 0 0 E0
S = E1 si C0 = 1 1 E1
D’où la table de vérité du circuit donnée en Table 1.3:
C0 E1 E0 S
0 0 0 0
0 0 1 1 S = E0
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1 S = E1
1 1 1 1

Table 1.3: Table de vérité Multiplexeur 2 → 1

En utilisant le tableau de KARNAUGH (Figure 1.20), la table de vérité se simplifie à:

Figure 1.20: Table de KARNAUGH pour Multiplexeur à 2 entrées

D’où l’équation caractéristique: S = C0 E0 +C0 E1
Le logigramme du multiplexeur 2 vers 1 est donné en Figure 1.21.

Figure 1.21: Circuit Multiplexeur à 2 entrées

Rem Ce circuit est réellement constitué:

– d’un décodeur 1 vers 2 dont l’entrée est C0 et possède deux sorties C0 et C0 assurant qu’à un
instant donné une seule des sorties est à 1.
– et d’un circuit constitué de portes AND et d’une porte OR branchées de manière à retrouver en
sortie S l’entrée E correspondant au niveau de C0 .

1.4.8 Encodeur de Priorité

L’encodeur de priorité est un circuit qui détecte la position du premier bit 1 d’un mot en commençant par
le bit le plus significatif (le plus à gauche).
De manière générale, l’encodeur de priorité prend en entrée un mot de 2n bits et donne en sortie un mot

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18 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

de n bits correspondant à l’index (numéro) du bit non nul le plus significatif.

Quand tous les bits à l’entrée valent 0, un signal indicateur (appelé GS ) est mis à 1 (qui vaut 1 uniquement
dans ce cas).
De plus un signal d’activation du circuit (appelé Sel) est ajouté tel que si Sel = 0 alors, quelles que soient
les entrées Ei , les sorties Si = GS = 0.
■ Exemple 1.4 — Encodeur de priorité à 4 entrées.
La table de vérité d’un encodeur de priorité à 4 entrées est donnée en Table 1.4.

Sel E3 E2 E1 E0 S1 S0 GS
0 x x x x 0 0 0
1 1 x x x 1 1 0
1 0 1 x x 1 0 0
1 0 0 1 x 0 1 0
1 0 0 0 1 0 0 0
1 0 0 0 0 0 0 1

Table 1.4: Table de vérité Encodeur de priorité à 4 entrée

Les x de la table de vérité signifient que les entrées peuvent indifféremment prendre n’importe quelle
valeur (0 ou 1). Le fonctionnement est le suivant:
• Si Sel = 0, le circuit est désactivé et les sorties S0 S1 = 00 et GS = 0, quelles que soient les entrées
E0 , E1 , E2 , E3 .
• Si Sel = 1, le circuit est activé et :
– Lorsqu’une seule ligne d’entrée parmi E0 , E1 , E2 , E3 se trouve au niveau haut (1), son numéro
est codé en binaire sur les sorties S0 S1 .
– Si plusieurs lignes sont simultanément au niveau haut, le circuit code le numéro le plus élevé.
– Si toutes les lignes d’entrée sont au niveau bas, le circuit code S0 S1 = 00, mais on signale par
GS = 1 que ce code n’est pas validé.
– Dans tous les autres cas GS = 0.
Les expressions logiques des sorties S0 , S1 et GS en fonction des entrées E0 , E1 , E2 , E3 et Sel Sont :
• S0 = Sel.(E3 + E 3 .E 2 E1 ) = Sel.(E3 + E 3 ).(E3 + E 2 ).(E3 + E1 ) = Sel.(E3 + E 2 ).(E3 + E1 ) ⇒ S0 =
Sel.(E3 + E1 .E 2 )
• S1 = Sel.(E3 + E 3 .E2 ) = Sel.(E3 + E 3 ).(E3 + E2 ) = Sel.(E3 + E2 )
• GS = Sel.E 3 E 2 E 1 E 0
Le logigramme de l’encodeur de priorité à 4 entrées est donné en Figure 1.22. ■

Figure 1.22: Circuit Encodeur de priorité à 4 entrées

■ Exemple 1.5 — Encodeur de priorité à 8 entrées.

On peut obtenir un encodeur de priorité à 8 entrées et 3 sorties à partir de la mise en cascade de deux
encodeurs à 4 entrées, en connectant la sortie GS de l’un à l’entrée Sel de l’autre avec 3 portes logiques
aux sorties, comme le montre la figure Figure 1.23.
• Si Sel = 0, l’encodeur-2 est invalide, sa sortie GS = 0 rend l’encodeur-1 invalide aussi. A la sortie
S0 = S1 = S2 = 0 et GS = 0.
• Si Sel=1, l’encodeur-2 est validé,

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 1.4 Étude de quelques circuits combinatoires usuels 19

Figure 1.23: Circuit Encodeur de priorité à 8 entrées

– Si une entrée ei de l’encodeur-2 est activée, sa sortie GS = 0 rend le codeur-1 invalide. on

obtient le code de l’encodeur-2 à la sortie: S2 = 1, S1 = s1 , S0 = s0 et GS = 0.
– Si aucune des entrées de l’encodeur-2 n’est activée alors GS = 1 rend l’encodeur-1 valide.
Si une entrée ei de l’encodeur-1 est activée, on obtient son code à la sortie: S2 = 0, S1 = s1 ,
S0 = s0 et GS = 0.
– Si aucune entrée des deux encodeurs n’est activée, on obtient en sortie : S0 = S1 = S2 = 0 et
GS = 1. ■

1.4.9 Démultiplexeur 1 vers N

Le démultiplexeur réalise l’opération inverse de celle du multiplexeur. Il comporte une seule entrée
d’information (ou de données) E, k entrées de commande Ci avec i = 0,1,..., k-1 (appelées aussi entrées
d’adresse ou de s´élection) et N = 2k sorties (S0 , S1 , ..., SN−1 ).
Le schéma représentatif du démultiplexeur est illustré par la figure Figure 1.24.

Figure 1.24: Circuit Démultipleur à N sorties

■ Exemple 1.6 — Cas du démultiplexeur 1 vers 4.

C’est un démultiplexeur à 4 (22 ) sorties (S0 , S1 , S2 et S3 ), qui nécessite 2 entrées de commande (C0 et C1 )
et une seule entrée (E). Son fonctionnement est décrit par la table de vérité simplifiée donnée en Table 1.5:

Entrée C0 C1 S0 S1 S2 S3
E=0 x x 0 0 0 0
0 0 1 0 0 0
0 1 0 1 0 0
E=1 1 0 0 0 1 0
1 1 0 0 0 1

Table 1.5: Table de vérité Démultiplexeur à 4 sorties

Donnant les équations caractéristiques des sorties suivantes:
• S0 = E.C0 .C1 • S1 = E.C0 .C1 • S2 = E.C0 .C1 • S3 = E.C0 .C1
Le circuit correspondant est donné par la Figure 1.25 ■

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 20 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

Figure 1.25: Circuit Démultiplexeur à 4 sorties

1.5 Exercices Série 1
Exercice 1.1
1. Vérifier, en utilisant les tables de vérité, le théorème de DEMORGAN.

A B A B A×B A×B A+B A+B A+B A×B

0 0 1 1 0 1 0 1 1 1 on note que:
0 1 1 0 0 1 1 0 1 0 A×B = A+B
1 0 0 1 0 1 1 0 1 0 A+B = A×B
1 1 0 0 1 0 1 0 0 0
2. Démontrer le théorème de distributivité.

a b c a.b a.c b.c a+b a+c b+c

0 0 0 0 0 0 0 0 0
0 0 1 0 0 0 0 1 1
0 1 0 0 0 0 1 0 1
0 1 1 0 0 1 1 1 1
1 0 0 0 0 0 1 1 0
1 0 1 0 1 0 1 1 1
1 1 0 1 0 0 1 1 1
1 1 1 1 1 1 1 1 1

a.(b+c) a.b+a.c a+b.c (a+b).(a+c)

0 0 0 0 De ces tables on tire:
0 0 0 0
0 0 0 0 a.(b + c) = a.b + a.c
0 0 1 1 et
0 0 1 1 a + bc = (a + b).(a + c)
1 1 1 1
1 1 1 1
1 1 1 1
■

Exercice 1.2 Donner les circuits correspondants aux tables de vérité suivantes:

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

1.5 Exercices Série 1 21

A B Z1 A B Z2 A Z3 A B C Z4
0 0 0 0 0 0 0 1 0 0 0 0
0 1 1 0 1 0 1 0 0 0 1 0
1 0 1 1 0 0 0 1 0 0
1 1 1 1 1 1 Z3 = A 0 1 1 1
1 0 0 0
Z1 = A + B Z2 = A × B 1 0 1 1
1 1 0 1
1 1 1 1

Z4 = (A × B) + (A ×C) + (B ×C)
■

Exercice 1.3 Donner les tables de vérité et les expressions algébriques des circuits suivants:

Réponse: Pour les six premiers circuits, Voir Cours.

A B C S
0 0 0 1
0 0 1 1
0 1 0 1 Equation:
Pour le dernier circuit on a la table vérité suivante: 0 1 1 0
1 0 0 1 A.B + A.C + B.C
1 0 1 0
1 1 0 0
1 1 1 0
■

Exercice 1.4 Simplifier au maximum (remplacer par un autre circuit utilisant au plus une seule porte
logique) les circuits suivants:

Figure 1.26: Circuit 1 Figure 1.27: Circuit 2

Figure 1.28: Circuit 3 Figure 1.29: Circuit 4

Réponse:

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22 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

1. Circuit 1:
S = ((a + b).(a + c)) = ((ab).(ac)) = a.b + a.c = (a + b) + (a + c) = a + b + c
Le circuit se réduit à une porte OU (OR) à 3 entrées a, b, c et la sortie S.
2. Circuit 2:
S = ((a + b) + (a + c) + c) = (ab + ac + c) = [Link].c = (a + b)(a + c)c
S = (a + ac + ab + bc)c = (a + bc)c = ac + bcc = ac
Le circuit est une porte ET (AND) à 2 entrées a, c et la sortie S.
3. Circuit 3:
S = (a.b + a.c + c) = (a + b) + (a + c) + c) = (a + b + c + c) = (a + b + 1) = 0
La sortie est toujours à 0. Elle ne dépend d’aucune entrée.
4. Circuit 4:
S = ((a.b)).((a.c)).c = (a + b)(a + c)c = (a + ac + ab + bc)c = (a + bc)c = ac
Le circuit est une porte ET (AND) à 2 entrées a, c et la sortie S.
■

Exercice 1.5
1. Donner l’expression de la sortie S de ce circuit.
2. Déduire la fonction du circuit.
Réponse:
1. S = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D
2. On remarque que l’équation du circuit est sous la forme S = ∑(0, 5, 10, 15)
⇒ sa fonction est de détecter les nombres, exprimés sur 4 bits, multiples de 5.

Exercice 1.6 Donner le circuit simplifié correspondant à la table de vérité ci-dessous.

A B C S A B C S
0 0 0 0 1 1 0 1
0 1 0 1 1 0 0 0
1 1 1 1 1 0 1 1
0 1 1 1 0 0 1 1

Réponse:
De la table de vérité on tire l’équation de la sortie en utilisant la table de Karnaught:
BC 00 01 11 10 Deux regroupements de 4 cellules chacun, produisant le résultat:
A S = B +C
0 0 1 1 1 Le ciruit est une porte OR (OU) à 2 entrées B et C et la sortie S
1 0 1 1 1

Rem L’entrée A n’a aucun effet sur la sortie.

■

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1.5 Exercices Série 1 23

Exercice 1.7 Donner les équations simplifiées exprimées en Maxtermes puis déduire le circuit dont le
fonctionnement correspond à la table de vérité suivante :
a b c d S F a b c d S F
0 0 0 1 0 0 0 1 1 0 1 1
0 0 1 0 0 1 0 1 1 1 1 1
0 0 1 1 0 1 1 0 0 0 1 0
0 1 0 0 1 0 1 0 0 1 1 0
0 1 0 1 1 0

Réponse:
Les tables de KARNAUGH donnent les expressions simplifiées de S et F:
cd 00 01 11 10 cd 00 01 11 10
ab ab
00 φ 0 0 0 00 φ 0 1 1
01 1 1 1 1 01 0 0 1 1
11 φ φ φ φ 11 φ φ φ φ
10 1 1 φ φ 10 0 0 φ φ
S=a+b F= c
■

Exercice 1.8 Donner les équations simplifiées exprimées en Maxtermes puis déduire le circuit dont le
fonctionnement correspond à la table de vérité suivante :
a b c d S F a b c d S F
0 0 0 1 1 1 0 1 1 0 0 0
0 0 1 0 0 0 0 1 1 1 1 1
0 0 1 1 1 1 1 0 0 0 1 0
0 1 0 0 1 0 1 0 0 1 0 1
0 1 0 1 1 1

Réponse:
Les tables de KARNAUGH donnent les expressions simplifiées de S et F:
cd 00 01 11 10 cd 00 01 11 10
ab ab
00 φ 1 1 0 00 φ 1 1 0
01 1 1 1 0 01 0 1 1 0
11 φ φ φ φ 11 φ φ φ φ
10 1 0 φ φ 10 0 1 φ φ
S = (a + d).(c + d) F =d
■

Exercice 1.9 Donner les équations simplifiées exprimées en Maxtermes puis déduire le circuit dont le
fonctionnement correspond à la table de vérité suivante :

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24 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

a b c d S F a b c d S F
0 0 0 1 0 0 0 1 1 0 1 1
0 0 1 0 1 1 0 1 1 1 0 0
0 0 1 1 0 0 1 0 0 0 0 1
0 1 0 0 0 1 1 0 0 1 1 0
0 1 0 1 0 0

Réponse:
Les tables de KARNAUGH donnent les expressions simplifiées de S et F:
cd 00 01 11 10 cd 00 01 11 10
ab ab
00 φ 0 0 1 00 φ 0 0 1
01 0 0 0 1 01 1 0 0 1
11 φ φ φ φ 11 φ φ φ φ
10 0 1 φ φ 10 1 0 φ φ
S = (c + d).(a + d) F =d
■

Exercice 1.10 Donner la table de vérité du circuit ci-dessous.

Réponse:
En exprimant la sortie de chaque porte, on a S = (A.B.C).(A.C)
Le théorème de De Morgan donne S = (A.B.C) + (A.C)
D’où la table de vérité:

A B C S
0 0 0 1
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 0
1 1 1 1
■

Exercice 1.11 Soit le circuit ci-dessous:

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

1.5 Exercices Série 1 25

1. Donner sa table de vérité.

2. Donner ses équations logiques.
3. En supposant les signaux suivants aux entrées A B C et D du circuit, donner les signaux résultants
à ses sorties S et R.

Réponse:
1. On nome X la sortie de la porte XOR
A B C D X R S A B C D X R S
0 0 0 0 0 1 1 1 0 0 0 1 0 1
0 0 0 1 0 1 1 1 0 0 1 1 0 1 X = sortie du XOR
0 0 1 0 0 0 1 1 0 1 0 1 0 1 X = A⊕B
0 0 1 1 0 0 1 1 0 1 1 1 0 1
0 1 0 0 1 0 1 1 1 0 0 0 1 1 R = sortie du NOR
0 1 0 1 1 0 1 1 1 0 1 0 1 1 R = X +C = X.C
0 1 1 0 1 0 1 1 1 1 0 0 0 1
0 1 1 1 1 0 1 1 1 1 1 0 0 1 S = X.R.D

2. De la table de vérité on tire S = 1 et R = A.B.C + A.B.C (KARNAUGH) = (A ⊕ B).C

■

Exercice 1.12 Soit la table de vérité d’un circuit logique à 4 entrées (A, B, C, D) et une sortie S
comme le montre la figure ci-dessous.
ABCD S ABCD S ABCD S ABCD S
0000 0 0100 0 1000 0 1100 0
0001 1 0101 1 1001 1 1101 1
0010 1 0110 1 1010 1 1110 1
0011 1 0111 1 1011 1 1111 1
1. Donner l’équation logique du circuit.
2. Donner l’équation logique simplifiée du circuit.
3. Donner l’équation du circuit équivalent ne comportant que des portes NAND.
4. Donner le circuit correspondant à la porte OR, ne comportant que la porte NAND.
Réponse:
1. S = ∑ (1, 2, 3, 5, 6, 7, 9, 10, 11, 13, 14, 15) ou S = ∏ (0, 4, 8, 12)
Soit S = (A + B +C + D).(A + B +C + D).(A + B +C + D).(A + B +C + D)
2. La table de KARNAUGH donne S = C + D
3. En appliquant la propriété d’idempotence puis le théorème de DE MORGAN on trouve:
S = (C + D) = C.D

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26 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

l’équation utilise un seul opérateur qui est l’opérateur NAND.

4. Le circuit correspondant à la porte OR, ne comportant que la porte NAND est.

≡
■

Exercice 1.13 Simplifiez les fonctions suivantes:

1. F1 = a.(a + b)
2. F2 = (a + b).(a + b)
3. F3 = a.b + c + c.(a + b)
4. F4 = (a.b + c).(a + b).c
5. F5 = (a + b).c + a.(b + c) + c
6. F6 = (a + b + c)(a + b + c) + a.b + b.c
7. F7 = a + a.b.c + a.b.c + a.b + a.d + a.d
8. F8 = a + a.b + a.b.c + a.b.c.d + a.b.c.d.e
9. F9 = (a + b).(a + b.c) + a.b + a.c
Réponse:
1. F1 = a.(a + b) = a.a + a.b = a + a.b = a.1 + a.b = a.(1 + b) = a.1 = a
2. F2 = (a + b).(a + b) = a.a + a.b + b.a + b.b = 0 + a.b + b.a + b = b.(a + a + 1) = b
3. F3 = a.b + c + c.(a + b) On pose x = (a + b) ⇒ F3 = a.b + (c + c.x) avec (c + c.x) = c + x
⇒ F3 = (a.b + a) + c + b = (a + b) + c + b = a + c + 1 = 1
4. F4 = (a.b+c).(a+b).c = (a.b+c).(a.c+b.c) = a.b.a.c+c.a.c+a.b.b.c+c.b.c = a.b.c+a.c+
a.b.c + b.c = a.c + b.c.(1 + a) = a.c + b.c = (a + b).c
5. F5 = (a + b).c + a.(b + c) + b = (a + b).c + (a.b + a.c) + b = (a + b + a).c + b.(1 + a) = c + b
6. F6 = (a+b+c)(a+b+c)+a.b+b.c = (a.a+a.b+a.c)+(b.a+b.b+b.c)+(c.a+c.b+c.c)+
a.b + b.c = a.b + a.c + b.a + b + b.c + c.a + c.b + c + a.b + b.c = b.(a + a + a + 1) + c.(a + b +
a + b + 1 + c) = b + c
7. F7 = a + a.b.c + a.b.c + a.b + a.d + a.d = a.(1 + b.c + d + d) + a.(b.(c + 1)) = a + a.b = a + b
8. F8 = a + a.b + a.b.c + a.b.c.d + a.b.c.d.e = a + a.b + a.b.c + a.b.c.(d + d.e) = a + a.(b + b.(c +
c.(d + d.e))) En appliquant successivement la propriété de distribution (x + x.y) = (x + y), on
obtient: F8 = a + b + c + d + e
9. F9 = (a + b).(a + b.c) + a.b + a.c = (a + a.b.c + a.b + b.c) + a.(b + c) = a.(1 + b.c + b) + b.c +
a.(b + c) = b.c + (a + a.(b + c)) = b.c + (a + b + c) = a + (b.c + b) + c = a + (b + c) + c =
a + b + (c + c) = 1
10. F10 = a.b.c+b.(a+c)+(a + b + a.c) = a.b.c+a.b+b.c+a.b.(a.c) = b.(a.c+a+c)+a.b.(a+
c) = b.(a + c) + a.b + a.b.c = a.(b + b + b.c) + b.c = a.(1 + b.c) + b.c = a + b.c
11. F11 = (c.d + a.b + c.d + a.b) = (c + d).(a + b).(c + d).(a + b) = (a.a + b).(c.c + d) = b.d ■

Exercice 1.14 Un afficheur 7 segment est un circuit afficheur de chiffres décimaux, composé de 7
entrées a, b, c, d, e, f, g, h chacune commandant un segment Diode Electroluminescente (DEL ou Light
Emitting Diode) disposés comme le montre la figure.

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

1.5 Exercices Série 1 27

Dès qu’une entrée est activée, le segment correspondant s’allume et dès qu’elle est désactivée le
segment s’éteint. On associe à un tel afficheur un circuit de commande prenant en entrée le code
décimal codé binaire (DCB) et donnant en sortie les entrées de l’afficheur 7 segments, permettant ainsi
d’afficher les chiffres en base 16 correspondant (i e: 0, 1 , . . . , 9 , A , b , C, d , E,F)
Si par exemple l’entrée ABCD = 0101 alors la sortie sera 1011011 pour afficher le chiffre 5.
1. Donner la table de vérité du circuit de commande de l’afficheur 7 segments.
2. déduire ses équations logiques.
3. Donner son schéma de câblage.
Réponse:
1. Table 1.6 donne la table de vérité du circuit de commande de l’afficheur 7 segments, avec les
équivalents décimal et hex et l’affichage.
2. Equations logiques des sorties:
– a = E 3 E2 E0 + E 3 E1 + E3 E 2 E 1 + E 2 E 0 + E3 E 0 + E2 E1
– b = E 3 E 2 + E 3 E 1 E 0 + E 3 E1 E0 + E 2 E 1 + E3 E 1 E0 + E3 E1 E 0
– c = E 3 E 1 + E 3 E0 + E 3 E2 + E3 E 2 + E 1 E0
– d = E 3 E 2 E 0 + E 2 E1 E0 + E3 E 1 + E2 E 1 E0 + E2 E1 E 0
– e = E 2 E 0 + E3 E2 + E1 E 0 + E3 E1
– f = E 3 E2 E 1 + E3 E 2 + E 1 E 0 + E2 E 0 + E3 E1
– g = E 3 E2 E 1 + E3 E 2 + E 2 E1 + E1 E 0 + E3 E0
3. Figure 1.30 donne le circuit de commande de l’afficheur 7 segments avec les câblages à l’afficheur
en sortie.

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

28 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

Figure 1.30: Circuit de lafficheur 7 segments

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

1.5 Exercices Série 1 29

Le test du circuit donne ces resultats:

Table 1.6: Table de vérité de l’afficheur 7 segments

■

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

30 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

Exercice 1.15 On désire réaliser un circuit combinatoire permettant de convertir un nombre binaire
en complément à 2. Le nombre binaire en entrée est donné en S+V A sur 4 bits notés A3 , A2 , A1 et
A0 où A3 représente le poids fort du nombre, tandis que A0 représente le poids faible. Le résultat de
la conversion en C2 sera donné sur 4 bits notés S3 , S2 , S1 et S0 où S3 représente le poids fort du
résultat, tandis que S0 représente son poids faible.

Exemple:
Si l’entrée (A3 A2 A1 A0) = (1010)2
Alors la sortie (S3S2S1S0) = (1110)2 car (1010)S.V.A = −(0010)2 = (1110)C2
1. Établir la table de vérité correspondant à ce circuit.
2. Déterminer les équations simplifiées des sorties de ce circuit.
3. Tracer le schéma logique de ce circuit.
Réponse: Représentation binaire des nombres relatifs sur 4 bits

Entrée Sortie entier Entrée Sortie entier

S.V.A code relatif S.V.A code relatif
0000 0000 +0 1000 1000 -0
0001 0001 +1 1111 1001 -7
0010 0010 +2 1110 1010 -6
0011 0011 +3 1101 1011 -5
0100 0100 +4 1100 1100 -4
0101 0101 +5 1011 1101 -3
0110 0110 +6 1010 1110 -2
0111 0111 +7 1001 1111 -1

Table de vérité du circuit:

Entier relatif A3 A2 A1 A0 S3 S2 S1 S0
+0 0 0 0 0 0 0 0 0
+1 0 0 0 1 0 0 0 1
+2 0 0 1 0 0 0 1 0
+3 0 0 1 1 0 0 1 1
+4 0 1 0 0 0 1 0 0
+5 0 1 0 1 0 1 0 1
+6 0 1 1 0 0 1 1 0
+7 0 1 1 1 0 1 1 1
-0 1 0 0 0 1 0 0 0
-1 1 0 0 1 1 1 1 1
-2 1 0 1 0 1 1 1 0
-3 1 0 1 1 1 1 0 1
-4 1 1 0 0 1 1 0 0
-5 1 1 0 1 1 0 1 1
-6 1 1 1 0 1 0 1 0
-7 1 1 1 1 1 0 0 1

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

1.5 Exercices Série 1 31

De là on tire l’équation de chaque sortie en utilisant KARNAUGH.

A1 A0 00 01 11 10 A1 A0 00 01 11 10
A3 A2 A3 A2
00 0 0 0 0 00 0 0 0 0
01 0 0 0 0 01 1 1 1 1
11 1 1 1 1 11 1 0 0 0
10 1 1 1 1 10 0 1 1 1
S3 = A3 S2 = A2 .(A3 + A1 .A0 ) + A3 .A2 .(A0 + A1 )

A1 A0 00 01 11 10 A1 A0 00 01 11 10
A3 A2 A3 A2
00 0 0 1 1 00 0 0 0 0
01 0 0 1 1 01 1 1 1 1
11 0 1 0 1 11 1 0 0 0
10 0 1 0 1 10 0 1 1 1
S1 = A1 .(A0 + A3 ) + A3 .A1 .A0 S0 = A2 .(A3 + A1 .A0 ) + A3 .A2 .(A0 + A1 )

Le circuit est facile à réaliser en utilisant les portes NOT, AND et OR. ■

Exercice 1.16 Soit la fonction: F(A, B,C) = A.C + A.B + A.B.C

1. Réaliser cette fonction en utilisant un multiplexeur 8 × 1.
2. Réaliser cette fonction en utilisant un multiplexeur 4 × 1. (B, C comme ligne de sélection)
Réponse:
1. Ce multiplexeur est composé de 8 entrées e0, e1, . . . , e7 avec 3 fils de sélection : A, B, C et une
sortie S.
En supposant que A est le bit de poids fort, l’équation caractéristique d’un tel multiplexeur est:
S(A, B,C) = A.B.C.e0 + A.B.C.e1 + A.B.C.e2 + A.B.C.e3 + A.B.C.e4 + A.B.C.e5 + A.B.C.e6 +
A.B.C.e7
La fonction donnée, exprimée en mintermes est:
F(A, B,C) = A.B.C + A.B.C + A.B.C + A.B.C + A.B.C
Pour avoir S(A, B,C) ≡ F(A, B,C), il faut que :
e0 = 0 ; e1 = 1 ; e2 = 0 e3 = 1 ; e4 = 1 ; e5 = 1 ; e6 = 0 ; e7 = 1
2. Ce multiplexeur est composé de 4 entrées e0, e1, e2, e3 avec 2 fils de sélection : B, C (A et un
fil d’entrée) et une sortie S.
En supposant que B est le bit de poids fort, l’équation caractéristique d’un tel multiplexeur est:
S(A, B,C) = B.C.e0 + B.C.e1 + B.C.e2 + B.C.e3
La fonction donnée, exprimée en mintermes est:
F(A, B,C) = A.B.C + A.B.C + A.B.C + A.B.C + A.B.C = B.C + B.C + A.B.C
Pour avoir S(A, B,C) ≡ F(A, B,C), il faut que :
e0 = A ; e1 = 1 ; e2 = 0 e3 = 1
■

Exercice 1.17 Soit F une fonction logique représentée par la formule suivante :
F(A, B,C, D) = ∑(0, 3, 8, 11, 14, 15).
1. Réaliser F à l’aide d’un démultiplexeur à 4 entrées de commande, et une porte logique NOR.
2. Réaliser F à l’aide d’un multiplexeur (8 × 1), et des ports logiques. Les variables A, B et C
seront les bits de sélection (i.e. lignes de commande).
3. Réaliser F à l’aide d’un multiplexeur (4 × 1), et des ports logiques. Les variables A, B seront les
bits de sélection.

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

32 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

4. Réaliser F à l’aide d’un décodeur (4 × 16), et des portes logiques.

Réponse:
1. F(A, B,C, D) = ∑(0, 3, 8, 11, 14, 15) ⇒ F = ∑(1, 2, 4, 5, 6, 7, 9, 10, 12, 13)
⇒ F = F = (1, 2, 4, 5, 6, 7, 9, 10, 12, 13)

2. Un Multiplesur (8) est doté de:

(a) 8 entrées e0 , e1 , ..., e7
(b) de trois fils de sélection A, B et C
(c) d’une sortie S
La fonction F à réaliser s’écrit comme suit:
F(A, B,C, D) = ∑(0, 3, 8, 11, 14, 15) = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D +
A.B.C.D
Sachant que la fonction caractéristique du multiplexeur est:
S = A.B.C.(e0 )+A.B.C.(e1 )+A.B.C.(e2 )+A.B.C.(e3 )+A.B.C.(e4 )+A.B.C.(e5 )+A.B.C.(e6 )+
A.B.C.(e7 )
Pour que la sortie S du Multiplexeur soit identique à la fonction F, il faut que:
F = A.B.C.(D) + A.B.C.(D) + A.B.C.(0) + A.B.C.(0) + A.B.C.(D) + A.B.C.(D) + A.B.C.(0) +
A.B.C.(D + D)
F = A.B.C.(D) + A.B.C.(D) + A.B.C.(0) + A.B.C.(0) + A.B.C.(D) + A.B.C.(D) + A.B.C.(0) +
A.B.C.(1)
Soit: e0 = D e1 = D e2 = 0 e3 = 0 e4 = D e5 = D e6 = 0 e7 = 1
3. Un Multiplesur (4 × 1) est doté de:
(a) 4 entrées e0 , e1 , e2 , e3
(b) de deux fils de sélection A et B
(c) d’une sortie S
La fonction F à réaliser s’écrit comme suit:
F(A, B,C, D) = ∑(0, 3, 8, 11, 14, 15) = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D +
A.B.C.D
Sachant que la fonction caractéristique du multiplexeur est:
S = A.B.(e0 ) + A.B.(e1 ) + A.B.(e2 ) + A.B.(e3 )
Pour que la sortie S du Multiplexeur soit identique à la fonction F, il faut que:
F = A.B.(C.D) + A.B.(C.D) + A.B.(0) + A.B.(C.D) + A.B.(C.D) + A.B.(C.(D + D))
F = A.B.(C ⊗ D) + A.B.(0) + A.B.(C ⊗ D) + A.B.(C)
Soit: e0 = (C ⊗ D) e1 = 0 e2 = (C ⊗ D) e3 = C
4. Le décodeur sera doté de 4 entrées A, B, C, D et de 16 sorties s0 , s1 , ..., s15 .
il suffit de brancher les sorties s0 , s3 , s8 , s11 , s14 , s15 comme entrées à une porte OR pour avoir à
sa sortie la fonction F donnée. ■

Exercice 1.18 Soit la fonction : Z(A, B,C, D) = ∏ (0, 4, 5, 7, 8, 9, 10, 11, 12, 14).
1. Réaliser cette fonction à l’aide d’un Multiplexeur 4 → 1, et des portes logiques à deux entrées.
Les variables A et B seront les bits de sélection.
2. Réaliser la Fonction Z à l’aide d’un Multiplexeur 8 → 1, et B, C, D comme ligne de sélection

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

1.5 Exercices Série 1 33

3. Réaliser la fonction Z à l’aide d’un Démultiplexeur 1 → 16 et une porte logique OR.

4. Réaliser maintenant la fonction Z avec uniquement des multiplexeurs 2 → 1. Aucun autre
élément (inverseur ou porte logique) n’est disponible. Considérer que vous avez accès aux
entrées (A, B, C, D) et leurs valeurs inverses. (Justifier votre réponse)
Réponse: D’après l’énoncé, la fonction Z = 0 pour les combinaisons (0, 4, 5, 7, 8, 9, 10, 11, 12, 14)
⇒ Z = 1 pour les autres combinaisons, soit (1, 2, 3, 6, 13, 15).
On a donc Z = 1 = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D
1. L’équation de la sortie S du multiplexeur doté de 4 entrées (e0 , e1 , e2 , e3 ) et ayant 2 bits de
sélection (A et B) est: S = 1 = A.B.(e0 ) + A.B.(e1 ) + A.B.(e2 ) + A.B.(e3 )
Pour que S soit identique à Z il faut avoir:
– e0 = C.D +C.D +C.D = C + D
– e1 = C.D
– e2 = 0
– e3 = C.D +C.D = D
2. L’équation de la sortie S du multiplexeur doté de 8 entrées (e0 , e1 , e2 , e3 , e4 , e5 , e6 , e7 ) et ayant 3
bits de sélection (B, C et D) est: S = 1 = B.C.D.(e0 ) + B.C.D.(e1 ) + B.C.D.(e2 ) + B.C.D.(e3 ) +
B.C.D.(e4 ) + B.C.D.(e5 ) + B.C.D.(e6 ) + B.C.D.(e7 )
Pour que S soit identique à Z il faut avoir:
– e0 = e4 = 0
– e1 = e2 = e3 = e6 = A
– e5 = e7 = A
3. le démultiplexeur est doté d’1 entrée E qui doit être mise à 1 et de 16 sorties (s0 , s1 , s2 , s3 , s4 , s5 , s6 , s7 ...s1 5)
chacune activée par la combinaison donnée par 4 bits de sélection A, B, C, D. donnant ainsi les
sorties respectives:
– s0 = A.B.C.D.E s1 = A.B.C.D.E s2 = A.B.C.D.E s3 = A.B.C.D.E
– s4 = A.B.C.D.E s5 = A.B.C.D.E s6 = A.B.C.D.E s7 = A.B.C.D.E
– s8 = A.B.C.D.E s9 = A.B.C.D.E s10 = A.B.C.D.E s11 = A.B.C.D.E
– s12 = A.B.C.D.E s13 = A.B.C.D.E s14 = A.B.C.D.E s15 = A.B.C.D.E
Pour voir la sortie Z, il suffit d’utiliser une porte OU à 6 entrées correspondant aux sorties
s1 , s2 , s3 , s6 , s13 et s15 du démultiplexeur
4. On a Z = A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D + A.B.C.D
Z = A.(B.(C.D +C.D +C.D) + B.(C.D)) + A.(B(0) + B.(C.D +C.D))
Z = [A].([B].([C].D + [C].(1)) + [B].([C].(0) + [C].D)) + [A].([B](0) + [B].(D))

Mutiplexeur Sélection Entrée Sel Entrée Sel Sortie

1 C D 1 S1
2 C 0 D S2
3 B 0 D S3
4 B S1 S2 S4
5 A S4 S3 Z ■

Exercice 1.19
Soit la fonction F définie par la table de vérité suivante (Table 1.7).
A B C D F A B C D F A B C D F A B C D F
0 0 0 0 0 0 1 0 0 0 1 0 0 0 φ 1 1 0 0 1
0 0 0 1 0 0 1 0 1 0 1 0 0 1 1 1 1 0 1 φ
0 0 1 0 φ 0 1 1 0 0 1 0 1 0 1 1 1 1 0 0
0 0 1 1 0 0 1 1 1 φ 1 0 1 1 1 1 1 1 1 0

Table 1.7: Table de vérité de la fonction F

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

34 Chapitre 1. CIRCUITS LOGIQUES COMBINATOIRES

1. En utilisant que des portes inversées ("NON-ET", "NON-OU"), réaliser la fonction F avec :
(justifier vos réponses)
(a) Un Multiplexeur 2 → 1 avec « A » comme ligne de commande.
(b) Un Décodeur 2 → 4.
(c) Un Décodeur 3 → 8.
2. En utilisant seulement des Multiplexeurs 2 → 1.
Réponse:
1. – Forme canonique Disjonctive: F(A, B,C, D) = ∑(9, 10, 11, 12) + Φ(2, 7, 8, 13).
Forme canonique Conjonctive: F(A, B,C, D) = ∏(0, 1, 3, 4, 5, 6, 14, 15) + Φ(2, 7, 8, 13).
– Equation simplifiée (Les deux formes canoniques donnent le même résultat):
CD 00 01 11 10
AB
00 0 0 0 φ
01 0 0 φ 0
11 1 φ 0 0
10 φ 1 1 1
F = A.(B +C)
(a) utilisation d’un Multiplexeur 2 → 1 avec « A » comme ligne de commande.
On a F = A.(B +C) = A.(B.C) de la forme A.e1 + A.e0 avec e1 = B.C et e0 = 0 sont les
entrées du multiplexeur 2 → 1 ayant A comme ligne de sélection.
(b) Utilisation d’un Décodeur 2 → 4.
Un décodeur 2 → 4 est constitué de deux entrées x et y et de quatre sorties s0 , s1 , s2 , s3
telles que: s0 = x.y, s1 = x.y, s2 = x.y, s3 = x.y
il suffit donc d’assurer que x = A et y = B.C pour avoir F = s3 .
(c) Utilisation d’n Décodeur 3 → 8.
On a F = A.(B +C) = A.B + A.C = A.B.(C +C) + A.(B + B).C
F = (A.B.C + A.B.C) + (A.B.C + A.B.C) = A.B.C + A.B.C + A.B.C
⇒ F = ∑(4, 5, 6) = ∏(0, 1, 2, 3, 7) ⇒ F = A.B.C + A.B.C + A.B.C + AB.C + ABC
⇒ F = A.B.C + A.B.C + A.B.C + A.B.C + ABC
F est la sortie d’une porte "NON-OU" ayant 5 entrées qui ne sont rien d’autres que les
sorties s0 , s1 , s2 , s3 , s7 d’un décodeur 3 → 8 ayant pour entrées A, B et C.
2. on a eu F = A.B.C + A.B.C + A.B.C + A.B.C + ABC = A.(B.C + B.C + B.C + B.C) + ABC
⇒ F = A.(B.C + B.C + B.C + B.C) + ABC
??????????????????????
■

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

II
LOGIQUE SÉQUENTIELLE

2 CIRCUITS LOGIQUES SÉQUENTIELS . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

2.1 Définition
2.2 Les BASCULES (ou VERROU)
2.3 Les REGISTRES
2.4 Mémoire centrale
2.5 Exercices Série 2

3 SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE) . . . . . . . . . . . . 67

3.1 les Automates
3.2 Automate de MOORE – synchrone
3.3 Automate de MEALY – asynchrone
3.4 Conception d’une machine de MOORE
3.5 Conception d’une machine de MEALY
3.6 Réalisation d’automates
3.7 Exercices Série 3
 2. CIRCUITS LOGIQUES SÉQUENTIELS

2.1 Définition
Définition 2.1.1 Un circuit séquentiel est un circuit dont les sorties sont définies non seulement par les
variables d’entrées de ce circuit mais aussi par des variables internes à ce circuit et qui évoluent dans
le temps. En d’autres termes la sortie du circuit à un moment donné dépend non seulement des entrées
mais aussi de comment ce circuit a évolué jusqu’à l’instant considéré. Ce sont donc des circuits dans
lesquels le temps intervient dans la définition des sorties

La structure générale d’un circuit séquentiel est donnée par la Figure 2.1

Figure 2.1: Structure générale d’un circuit séquentiel

Un système séquentiel garde la mémoire du passé pour déterminer son état présent. En effet, Pour un
système dont l’état est noté Q, les entrées notées X et les sorties Y, on a de façon générale:

Q(n+1) = f (Qn , X)

Y = g(X, Qn )

Corollaire 2.1.1 Pour garder en mémoire son état, un circuit séquentiel utilise le circuit spécifique
appelé BASCULE.

Corollaire 2.1.2 L’état d’un circuit séquentiel est donné par les sorties des bascules qui le constituent.

On définit deux types de logiques séquentielles:

– Logique séquentielle asynchrone: Dans ce cas les changements d’état des composants ne dépendent
que du temps de réaction des composants et du temps de propagation des signaux.
En d’autres termes, chaque bascule réagit à son propre signal d’horloge.
– Logique séquentielle synchrone: Dans ce cas les signaux périodiques d’une seule horloge servent à
synchroniser tous les changements d’état

2.2 Les BASCULES (ou VERROU)

– Les bascules sont des circuits ayant deux états stables (Bistables).
– Leurs sorties peuvent prendre deux valeurs possibles 1 ou 0 donc deux états possibles: état 0 ou état
1.
– Leur propriété principale est leur capacité de mémorisation.
Ce qui différencie les bascules des circuits logiques combinatoires (portes ET, OU, etc...), c’est que la
sortie maintient son état même après disparition du signal d’entrée.

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 38 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

2.2.1 Bascule R-S (RESET-SET) ou VERROU avec Mise à 0 - Mise à 1

C’est la forme la plus élémentaire de circuit séquentiel, que l’on appelle un latch (verrou).
C’est un circuit (Figure 2.2) qui permet de mémoriser un bit. En d’autres termes d’assurer que les sorties
Q0 et Q1 ne changent pas de niveau tant que la bascule ne sort pas de cet état.

Figure 2.2: Circuits Bascule R-S avec des portes NAND

les équations caracréristiques de ce circuit sont:

Q0 = S.Q1 = S + Q1 et Q1 = R.Q0 = R + Q0
⇒ Q0 = S + R.Q0 Q1 = R + S.Q1

Les entrées S et R permettent soit de changer l’état de bascule ou de maintenir la mémorisation conformé-
ment à la table de vérité donnée en Table 2.1.

S R Q0 Q1
0 0 1 1 Combinaison interdite
0 1 1 0 Mise à 1 (Q = 1)
1 0 0 1 Mise à Zéro (Q = 0)
1 1 Q0 Q1 Mémorisation

Table 2.1: Table de vérité de la bascule R-S

La combinaison S = R = 0 est interdite pour assurer que Q1 est toujours le complément de Q0 (Q1 = Q0 ).

2.2.2 Bascule R-S-T

En pratique on a souvent besoin de préparer les niveaux aux entrées R et S de la bascule avant que la
bascule ne soit mise à son état correspondant (ne réagisse à ses entrées). Pour cela une troisième entrée T
(Toggle en français: Basculer) de commande de basculement est ajoutée en entrée pour fournir l’impulsion
de temps. On dira alors que:
– les entrées R et S serviront à déterminer quoi faire? (Mise à 1, Mise à 0 ou Mémorisation) et
– la commande T servira à déterminer quand le faire?

Figure 2.3: Circuit Bascule R-S-T

• La bascule est bloquée (mémorisation) quand le signal de commande T est à 0. Les entrées R et S
ne sont prises en compte que si T = 1.
• Si le signal de commande T est fourni par un signal binaire périodique de période P fournissant des
impulsions de largeur tp < P, alors la bascule est dite synchrone et après la (n + 1)ème impulsion
(Figure 2.4):

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 2.2 Les BASCULES (ou VERROU) 39

– Qn (ou état actuel Q- ) représente la valeur de la sortie Q pendant le nème période précédant la
(n + 1)ème impulsion
– Qn+1 (ou état futur Q+ ) représente valeur de la sortie Q pendant la (n + 1)ème période suivant
la (n + 1)ème impulsion

Figure 2.4: Comportement de la bascule R-S en fonction du signal T

A t = nP + ε, quand T = 1, alors:

Sn Rn Qn+1
Si R = S = 0, la sortie ne change pas (Qn+1 = Qn ) 0 0 Qn
Si S = 0 et R = 1, alors Q est forcée à 0 (Qn+1 = 0) 0 1 0
Si S = 1 et R = 0, alors Q est forcée à 1 (Qn+1 = 1) 1 0 1
Si S = 1 et R = 1, alors situation indéterminée 1 1 ?

2.2.3 Bascule D (DATA ou DONNÉE)

La bascule D n’est rien d’autre qu’une bascule R-S-T dans laquelle l’entrée R est connectée à S à travers
un inverseur de façon à toujours assurer que R = S. L’entrée S est renommée D (Figure 2.5).

Figure 2.5: Circuit de la bascule D

Quand T = 1, la bascule D donne toujours en sortie Q la donnée qui lui a été fournie à l’entrée D. (D’où
son nom Data ou Donnée). La Table 2.2 donne sa table de vérité.

T D Q Q ou Q′
1 0 0 1 Mise à 0
1 1 1 0 Mise à 1
0 φ Q- Q- Mémorisation

Table 2.2: Table de vérité de la bascule D

Rem Si l’entrée T est toujours maintenue à 1 on dit que la bascule D travaille en mode transparent (Q = D).
Elle est alors appelée BUFFER. Son rôle essentiel est alors de fournir le gain en courant nécessaire
pour attaquer les circuits qui lui sont connectés (amplification).

2.2.4 Bascule R-S-T Maitre-Esclave

Fonctionnement:
• Quand T = 1:
– La bascule R-S-T Maitre passe à l’état correspondant suivant ses entrées R et S.
– La bascule R-S-T Esclave a alors son T = 0 : elle est à l’état de mémorisation. Elle garde son
état précédent.

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 40 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

Figure 2.6: Circuit de la bascule R-S-T Maitre-Esclave

• Quand T = 0:
– La bascule R-S-T Maitre est à l’état de mémorisation. Elle garde son état précédent.
– La bascule R-S-T Esclave a alors son T = 1 : elle passe à l’état correspondant suivant ses
entrées R et S qui ne sont rien d’autre le les sorties Q et Q’ (ou Q) de la bascule R-S-T Maitre.
– La bascule R-S-T Esclave se comporte comme une bascule D (R = S): elle reproduit en sortie
son entrée qui n’est rien d’autre que l’état précédent mémorisé de la bascule R-S-T Maitre.
Rem On notera que la bascule R-S-T Maitre-Esclave ne change d’état qu’au moment où T passe du niveau
1 au niveau 0. C’est-à-dire au moment de la transition 1 → 0 qui est appelé Front Descendant.

La Figure 2.3 donne la table de vérité de la bascule R-S-T Maitre-Esclave.

T R S Q Q’
↓ 0 0 Q- Q- Mémorisation
↓ 0 1 1 0 Mise à 1
↓ 1 0 0 1 Mise à 0
↓ 1 1 x x Invalide

Table 2.3: Table de vérité de la bascule Maitre-Esclave

Rem

2.2.5 Bascule J-K

Ce sont des bascules à base de la bascule S-R-T Maitre-esclave qui présentent deux nouvelles caractéris-
tiques importantes:
• Elles ne possèdent pas d’entrées invalides (cas S = 1, R = 1) et
• Elles peuvent complémenter leur état.
Le circuit de la bascule J-K est donné en Figure 2.7.

Figure 2.7: Circuit de la bascule J-K

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2.2 Les BASCULES (ou VERROU) 41

Avant le front d’horloge Au front d’horloge

H ou Clk Jn Kn Qn Qn ou Q′n S = Jn .Qn R = Kn .Qn Qn+1
↓ 0 0 0 1 0 0 0 Mémorisation
↓ 0 0 1 0 0 0 1
↓ 0 1 0 1 0 0 0 Mise à 0
↓ 0 1 1 0 0 1 0
↓ 1 0 0 1 1 0 1 Mise à 1
↓ 1 0 1 0 0 0 1
↓ 1 1 0 1 1 0 1 Complémentation
↓ 1 1 1 0 0 1 0

Table 2.4: Table de vérité détaillée du circuit de la bascule J-K

Son fonctionnement est résumé par la table Table 2.4.

D’où la table de vérité de la bascule J-K, donnée en Table 2.5

H ou Clk J K Q Q
↓ 0 0 Q- Q- Mémorisation
↓ 0 1 0 1 Mise à 0
↓ 1 0 1 0 Mise à 1
↓ 1 1 Q- Q- Complémentation

Table 2.5: Table de vérité de la bascule J-K

Expression de Qn+1 en fonction de Qn , J et K

Pour trouver cette expression il est plus aisé d’utiliser la table de KARNAUGH (Table 2.6).

Jn Kn 00 01 11 10 Regroupement des cellules

Qn
0 0 0 1 1 (011)(010) ⇒ terme Jn .Qn
1 1 0 0 1 (100)(110) ⇒ terme K n .Qn

Table 2.6: Table de KARNAUGH pour Qn+1

D’où on tire l’équation caractéristique de la bascule J-K:

Qn+1 = Jn .Qn + K n .Qn
Tables des transitions et des entrées de la bascule J-K
Lors de la conception des circuits séquentiels, généralement on connait dans quel état présent (sortie Qn)
se trouve une bascule à un instant donné et vers quel état futur (sortie future Qn+1) elle doit passer. La
question est de définir quelles sont les entrées J et K à lui appliquer à cet instant. Les tables des transitions
(Table 2.7) et des entrées (Table 2.8) fournissent ces informations:

Qn Qn+1 transition
0 0 S0 La bascule est stable à l’état 0
0 1 T1 La bascule effectue une transition de l’état 0 vers l’état 1.
1 0 T0 La bascule effectue une transition de l’état 1 vers l’état 0.
1 1 S1 La bascule est stable à l’état 1.

Table 2.7: Table des transitions de la bascule J-K

La table des entrées informe sur quelles entrées J et K il faut appliquer à la bascule pour obtenir une

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 42 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

Transition J K D’après la table de vérité détaillée de la bascule J-K (Table 2.4):

S0 0 φ pour obtenir la transition 0 → 0
- J = K = 0 la bascule et en mémorisation à 0
- J = 0, K = 1 Mise à 0 de la bascule (qui était déjà à 0)
⇒ on aura la transition 0 → 0 si J = 0 et quel que soit K (noté K = φ )
T1 1 φ pour obtenir la transition 0 → 1
- J =1, K = 0 Mise à 1 de la bascule (qui était à 0)
- J = 1, K = 1 complémente l’état de la bascule qui était à 0
⇒ on aura la transition 0 → 1 si J = 1 et quel que soit K (noté K = φ )
T0 φ 1 pour obtenir la transition 1 → 0
- J = 0, K = 1 Mise à 0 de la bascule (qui était à 1)
- J = 1, K = 1 complémente l’état de la bascule qui était à 1
⇒on aura la transition 1→ 0 si k = 1 et quel que soit J (noté J = φ )
S1 φ 0 pour obtenir la transition 1 → 1
- J = K = 0 la bascule et en mémorisation à 1
- J = 1, K = 0 Mise à 1 de la bascule (qui était déjà à 1)
⇒on aura la transition 0 → 0 si k = 0 et quel que soit J (noté J = φ )

Table 2.8: Table des entrées de la bascule J-K

transition donnée à sa sortie Q.

2.2.6 Bascule D (OU DATA) déclenchée par un front de son horloge

Sur la base d’une bascule J-K on a une bascule D déclenchée par un front d’horloge (généralement noté H
ou Clk) au lieu du niveau T=1 tel que vu en Table 2.2.
La Figure 2.8 donne le circuit de la bascule D déclenchée par son horloge.

Figure 2.8: Circuit de la bascule D déclenchée par un front

L’équation caractéristique de la bascule D est: Qn+1 = D.
Rem A chaque front descendant du signal Horloge (ou Clk) la bascule D reproduit en sa sortie la donnée
présente en son entrée. D’où son nom Data (ou Donnée).
Les bascules D permettent de générer un "retard" (Delay) ou de stocker de l’information (Latch).

2.2.7 Bascule T (OU TOGGLE)

La bascule T est aussi une bascule J-K dans laquelle l’entrée J est connectée à K de façon à toujours
assurer que J = K. L’entrée J est renommée T.

Figure 2.9: Circuit de la bascule T

L’équation caractéristique de la bascule T est: Qn+1 = T .Qn + T Qn .
Rem Si l’entrée T est maintenue à 1 alors la bascule T va complémenter son état (basculer) à chaque front
descendant du signal Horloge. D’où son nom Toggle. Alors le signal à sa sortie est un signal horloge
dont la fréquence est la moitié de la fréquence du signal horloge appliqué en son entrée.

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 2.3 Les REGISTRES 43

H ou Clk T Qn+1
↓ 0 Qn Mémorisation
↓ 1 Qn Complémentation
Table 2.9: Table de vérité de la bascule T

2.2.8 Comparaison des signaux « Sorties Q» des bascules R-S, J-K ET D

Un exemple des signaux Q en sortie des différentes bascules. Les bascules JK et D réagissent toutes les
deux au front montant du même signal horloge.

2.2.9 Mise forcée à 0 ou à 1 des bascules

Généralement les bascules présentent une entrée permettant de forcer sa sortie Q à 0 (RAZ ou CLeaR) ou
1 (Mise forcée à 1 ou Set).

Figure 2.10: bascule avec SET et CLEAR

• Quand Clr (ou Reset) = 1 alors Q = 0 et Q’=1 quelles que soient les entrées et l’horloge H de la
bascule
• Quand Set = 1 alors Q = 1 et Q’=0 quelles que soient les entrées et l’horloge H de la bascule
Rem • Set et Clr (ou Reset) ne sont jamais mis à 1 en même temps.
• Des bascules peuvent présenter des bornes SET et Clr à des positions inversées.

2.3 Les REGISTRES

Pour exécuter une décision ou une opération arithmétique, l’ordinateur doit avoir la capacité de stocker
les données en entrée sur lesquels effectuer l’opération et les résultats de l’opération en sortie. Cette
fonction de stockage est réalisée à l’aide de circuits registres constitués de plusieurs bascules; chacune de
ces bascules est capable de stocker un seul bit de données. Le nombre de bascules utilisé est donné par la
taille du mot manipulé par l’ordinateur.
Les Registres sont classifiés suivant la manière dont les données y sont introduites ou extraites.
2.3.1 Registre à chargement (entrées) parallèle

Rem Les bascules J-K utilisées sont toutes câblées de façon à se comporter en bascules D (K = J).

Fonctionnement:

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 44 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

Figure 2.11: Registre 4 bits à chargement parallèle

• Si la commande Introduire est à 0 toutes les entrées J sont à 0.
• Si la commande Introduire est à 1 et dès qu’un front descendant de l’Horloge se présente tous les
bits (bit0, . . . , bit3) sont reproduits sur les sorties (sortie0,. . . , sortie3) respectivement. On dit alors
que les bits en entrée sont introduits en parallèle dans le registre en un seul top d’horloge. Les
sorties des bascules sont en parallèle aussi.
2.3.2 Registre à décalage (ou Registre à entrées séries)

Figure 2.12: Registre 4 bits à décalage

Rem Les bascules J-K utilisées sont toutes câblées de façon à se comporter en bascules D (K = J).

Fonctionnement:
• Dans ce cas les bits de données arrivent en série l’un derrière l’autre au niveau de l’entrée. De plus
le signal Horloge doit impérativement être un signal périodique de période égale à la durée d’un bit
de données. De cette façon on assure que l’Horloge présente un seul front pendant la durée d’un bit
de données.
– Au premier front du signal Horloge le premier bit des données passe dans la première bascule
et se retrouve reproduit à sa sortie. Il devient alors ’entrée’ de la deuxième bascule.
– Au deuxième front du signal Horloge deux opérations se passent simultanément:
1. Le deuxième bit des données est à l’entrée de la première bascule et y est chargé
2. Le premier bit des données qui était à l’entrée de la deuxième bascule y est alors chargé
et se retrouve comme entrée pour la troisième bascule.
On dit alors que le premier bit des données a été décalé de la première bascule vers la
deuxième bascule.
Et ainsi de suite. . .
– Au quatrième front d’horloge, les quatre bits des données sont tous chargés dans le registre et
le premier bit des données est disponible sur la sortie du circuit qui n’est rien d’autre que la
sortie de la dernière bascule.
• A chaque front d’Horloge supplémentaire on retrouve le bit de données suivant sur la sortie. On dit
alors que les bits en entrée sont introduits en série dans le registre après quatre tops d’horloge et
la sorties est aussi série et il faut quatre autres tops d’horloge pour les récupérer tous les bits de
données.

2.4 Mémoire centrale

Le block mémoire est composé de plusieurs (k) cellules, chacune repérée par une adresse unique et
pouvant emmagasiner une information représentant une donnée, une adresse ou une instruction.

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 2.4 Mémoire centrale 45

Le nombre n de bits qu’une cellule peut emmagasiner défini la longueur du mot mémoire manipulé par
l’ordinateur. La taille d’un block mémoire est n × k bits.

Figure 2.13: Organisation d’un block mémoire centrale

2.4.1 BUS
Définition 2.4.1 Un BUS désigne un groupe de fils conducteurs permettant de transférer un groupe de
bits (une information ou mot) simultanément entre la mémoire et son environnement.

La mémoire Communique avec les autres éléments du système au moyen de trois BUS:
1. BUS de données: C’est par ce bus que transite toute information à écrire dans la mémoire ou à lire
de la mémoire.
Le nombre de conducteurs (fils) dans un bus de données est donné par le nombre n de bits dans une
cellule mémoire.
2. BUS d’adresses: ce bus est utilisé pour fournir l’adresse de l’information à récupérer ou pour fournir
l’adresse de l’emplacement où stocker une information.
Le nombre m de fils dans ce bus est défini par le nombre k d’adresses différentes dans la mémoire.
Il sera donc constitué de m fils (m bits) suivant la relation k = 2m , Ce qui permettra de disposer de k
combinaisons adresses différentes, chacune constituée de m bits.
3. BUS de contrôle: Ce bus est essentiellement utilisé pour définir l’opération à mener:
– ECRITURE (Write) dans un emplacement pointé par une adresse ou
– LECTURE (Read) du contenu d’un emplacement pointé par une adresse.
Dans notre cas il sera constitué d’un seul fil (1 bit) qui par exemple s’il est à 0 ceci correspondra à
l’opération d’écriture et s’il est à 1 ce sera l’opération de lecture.
• Un bus peut être UNIDIRECTIONNEL comme le bus d’adresse ou le bus de contrôle dans lesquels
les bits ne circulent que dans un seul sens (de l’extérieur de la mémoire vers la mémoire).
• Il peut aussi être BIDIRECTIONNEL comme le bus de données dans lequel les bits circulent dans
les deux directions:
– En mode Ecriture, l’information circule de l’extérieure de la mémoire vers la mémoire.
– en mode Lecture, de la mémoire vers l’extérieure de la mémoire.
Le sens de circulation des bits est donné par une flèche sur le bus.
■ Exemple 2.1 la figure 2.14 donne un exemple d’une mémoire centrale avec:
• n = 3 et k = 4 ⇒ de taille = 3 × 4 = 12 bits,
• un bus de données de n = 3 fils,
• un bus d’adresses de m = 2 fils tel que k = 2m = 4 adresses différentes ou cellules,
• un bus de contrôle de 3 fils.
■

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46 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

Figure 2.14: Exemple de mémoire centrale

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 2.5 Exercices Série 2 47

2.5 Exercices Série 2

Exercice 2.1 Donner la Table de vérité du circuit suivant et conclure.

Réponse:
Les sorties futures C+ et D+ du circuit dépendent non seulement des entrées A et B mais aussi des
sorties présentes C− et D− juste avant l’application des nouvelles entrées.
On tire les équations suivantes du circuit: C = A + D et D = B + C ⇒
• C+ = A + B +C−
• D+ = A + B + D−
Donnant la table de vérité suivante:
entrées sorties futures
A B C+ = A + B +C− D+ = A + B + D−
0 0 C− D−
0 1 1 1
1 0 1 1
1 1 1 1

Pour décrire le fonctionnement du circuit, on procède comme suit:

• A l’état initial, le circuit présente à ses entrées A = B = 0 et aura en sorties C = D = 0
• Dès qu’au moins une de ses 2 entrées change de niveau (Mise à 1), ses 2 sorties se mettent à 1
et restent verrouillées au niveau 1 quel que soit le changement des niveaux aux entrées A et B
(même si A = B = 0).
Ce circuit est appelé Verrou ou LATCH.
■

Exercice 2.2 Donner la Table de vérité du circuit suivant et conclure.

Réponse:
Équations du circuit: C = A + D = A.D et D = B +C = B.C ⇒
• C+ = A.B.C−
• D+ = A.B.D−
Donnant la table de vérité suivante:

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48 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

entrées sorties futures

A B C+ = A.B.C− D+ = A.B.D−
0 0 0 0
0 1 0 0
1 0 0 0
1 1 C − D−
■

Exercice 2.3 Donner la Table de vérité du circuit suivant et conclure.

Réponse:
Équations du circuit: C = T .A + D = T .A.D = (T + A).D = (T + A).(T + B).C
et D = T .B +C = (T + B).C = (T + B).(T + A).D ⇒
• C+ = (T + A).((T + B) +C) = (T + A).(T .B +C) = T .A.B + (T + A).C
• D+ = (T + B).((T + A) + D) = (T + B).(T .A + D) = T .A.B + (T + B).D
Donnant la table de vérité suivante:
entrées sorties futures
T A B C+ D+
1 x x C − D− Mémorisation
0 0 0 0 0
0 0 1 0 1 Mise à 0
0 1 0 1 0 Mise à 1
0 1 1 C − D− Mémorisation
■

Exercice 2.4 Donner la Table de vérité du circuit suivant et conclure.

Réponse:
Équations du circuit: C = D + A.T et D = C + B.T ⇒
• C+ = C + B.T + A.T = C.B.T + A.T
• D+ = D + A.T + B.T = D.A.T + B.T
Donnant la table de vérité suivante:

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2.5 Exercices Série 2 49

entrées sorties futures

T A B C+ D+
0 x x C − D− Mémorisation
1 0 0 C− D− Mémorisation
1 0 1 0 1 Mise à 0
1 1 0 1 0 Mise à 1
1 1 1 1 1
■

Exercice 2.5 Soit le diagramme des temps correspondant de haut en bas respectivement à : φ , E, B,C, A.

Figure 2.15: chronogramme

Donner les diagrammes des temps des sorties O et S des circuits suivants :
1.

Figure 2.16: Circuit 1

2.

Figure 2.17: Circuit 2

3.

Figure 2.18: Circuit 3

4.

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50 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

Figure 2.19: Circuit 4

5.

Figure 2.20: Circuit 5

6.

Figure 2.21: Circuit 6

■

Exercice 2.6 Donnez le chronogramme des sorties Q de chacune des bascules données ci dessous en
fonction d’un signal horloge H.

Réponse:

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2.5 Exercices Série 2 51

• Sachant que la bascule D donne toujours en sortie ce qu’on présente à son entrée t étant donné
le branchement D = Q ⇒ la sortie future sera toujours le complément de la sortie actuelle
⇒ donc la bascule D donnée se comporte comme une bascule T. Ce qui est confirmé par le
chronogramme.
• La bascule J-K est câblée pour assurer que J = K = V cc ≡ niveau logique 1 ⇒ C’est une bascule
T ⇒ sa sortie future sera toujours le complément de sa sortie actuelle. Ce qui est confirmé par le
chronogramme. ■

Exercice 2.7 Soit une bascule A-B dont la table de vérité est donnée ci dessous:
A B Q+
0 0 Q− 1- Réaliser cette bascule en utilisant la bascule J-K.
0 1 1 2 - Montrer comment réaliser cette bascule en utilisant un multiplexeur 4 → 1.
1 0 Q−
1 1 0
Réponse:
1. utilisation de la bascule J-K:
De la table de vérité de la bascule AB on tire la table des entrées de la bascule J-K:
Etat actuel Etat futur transition Entrées
A B Q− Q+ Q J K
0 0 0 1 T1 1 φ
0 0 1 0 T0 φ 1
0 1 0 1 T1 1 φ
0 1 1 1 S1 φ 0
1 0 0 0 S0 0 φ
1 0 1 1 S1 φ 0
1 1 0 0 S0 0 φ
1 1 1 0 T0 φ 1

Q 0 1 Q 0 1
AB AB
00 1 φ 00 φ 1
01 1 φ donne: 01 φ 0 donne:
11 0 φ J=A 11 φ 1 K = A.B + A.B
10 0 φ 10 φ 0 K = A⊕B
d’où le logigramme:

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52 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

2. utilisation d’un multiplexeur 4 → 1:

Un multiplexeur 4 vers 1 est un circuit qui est composé de 4 entrées E0, E1, E2 et E3, d’une
sortie S et de 2 fils de commande C1 et C0 qui permettent d’adresser (sélectionner) une des 4
entrées qui sera dirigée vers la sortie (voir cours).
Si on considère que:
– L’indice i d’une entrée Ei est son adresse. On aura alors les adresses suivantes pour les
entrées : E0 → 00 ; E1 → 01 ; E2 → 10 ; E3 → 11.
– La sotie du multiplexeur correspond à la sortie Q de la bascule donnée,
– Les 2 bits de commande du multiplexeur correspondent aux entrées A et B de la bascule
(A ≡ C1 (MSB) et B ≡ C0 (LSB)).
D’après la table de vérité du circuit on a: Q+ = A.B.Q− + A.B.Q− + A.B.Q− + A.B.Q−
Q+ = A.B.Q− + A.B.(Q− + Q− ) + A.B.Q− = A.B.Q− + A.B.(1) + A.B.Q− + A.B.(0)
de plus, l’équation caractéristique du multiplexeur est: Q = A.B.E0 + A.B.E1 + A.B.E2 + A.B.E3
Il suffit donc d’assurer, d’après la table de vérité de la bascule donnée, que :
E0 = Q− ; E1 = 1 ; E2 = Q− et E3 = 0.
D’où le circuit ci-dessous:

Exercice 2.8 On considère le montage de la Figure 2.22, réalisé avec une bascule D active sur les
fronts montants du signal d’horloge.
1. Donner les expressions des sorties A et B.
2. Compléter le chronogramme de la Figure 2.23.

Figure 2.22: Circuit Figure 2.23: Chronogramme

Réponse:
1. D’après le circuit Figure 2.22, on tire: A = Q + H et B = Q + H.
2. d’où le chronogramme:

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2.5 Exercices Série 2 53

Figure 2.24: Chronogramme

■

Exercice 2.9 Concevoir Un registre deux bits à entrées séries et sorties parallèles à l’aide de bascules
J-K.
Réponse:
Le registre est à 2 bits ⇒ 2 bascules J-K.
Les bits à charger dans le registre arrivent en série (l’un derrière l’autre) d’une entrée E externe de telle
manière que:
• au premier top d’horloge, le premier bit, provenant de l’entrée E, sera chargé dans la première
bascule (la sortie de la première bascule présente le niveau du premier bit)
• au deuxième top d’horloge, le niveau à la sortie de première bascule doit se charger dans la
deuxième bascule (la sortie de la deuxième bascule présente le niveau du présent à la sortie
de la première bascule) et le nouveau bit entrée E (deuxième bit en entrée) sera chargé dans la
première bascule. En d’autres termes, le bit qui était dans la première bascule sera décalé dans
la deuxième basule et le deuxième bit prend la place du premier bit dans la première bascule.
• au troisième top d’horloge, le troisième bit provenant de l’entrée E sera chargé dans la première
bascule, le deuxième bit qui était dans la première bascule sera décalé dans la deuxième bascule.
• et ainsi de suite

Rem Il faut donc deux top d’horloges pour introduire deux nouveaux bits dans le registre à deux bits
(entrées série).

les sorties du registre ne sont rien d’autre que les sorties des deux bascules et peuvent donc être lues en
même temps à chaque top d’horloge (sorties parallèles)
On utilise première bascule nommée B0 et une deuxième bacule nommée B1 .
D’après le fonctionnement tel que décrit, on a, à chaque top d’horloge, les relations suivantes:
Q0 = E et Q1 = Q0
Entrée États actuels États futurs sorties Transitions Entrées
E Q−0 Q−1 Q+0 Q+ 1 S0 S1 Q0 Q1 J0 K0 J1 K1
0 0 0 0 0 0 0 S0 S0 0 φ 0 φ
0 0 1 0 0 0 0 S0 T0 0 φ φ 1
0 1 0 0 1 0 1 T0 T1 φ 1 1 φ
0 1 1 0 1 0 1 T0 S1 φ 1 φ 0
1 0 0 1 0 1 0 T1 S0 1 φ 0 φ
1 0 1 1 0 1 0 T1 T0 1 φ φ 1
1 1 0 1 1 1 1 S1 T1 φ 0 1 φ
1 1 1 1 1 1 1 S1 S1 φ 0 φ 0

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54 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

les tables de KARNAUGH donnent les équations suivantes:

J0 = E K0 = E = J0
J1 = Q0 K1 = Q0 = J1
S0 = Q 0 S1 = Q1

Les deux bascules J-K fonctionnent comme des bascules D

Figure 2.25: Registre 2 bits à entrée série et sorties parallèles avec bascules J-K
■

Exercice 2.10 Concevoir Un registre deux bits à entrées parallèles et sorties séries à l’aide de bascules
D.
Réponse:
Le registre est à 2 bits ⇒ 2 bascules D0 et D1 .
Les deux bits à charger dans le registre arrivent en parallèle (au même instant) via deux entrées
parallèles E0 , E1 externes de telle manière que, au top d’horloge:
• le bit provenant de l’entrée E0 , sera chargé dans la bascule D0 (la sortie de la bascule présente le
niveau du bit considéré)
• le bit provenant de l’entrée E1 , sera chargé dans la bascule D1 (la sortie de la bascule présente le
niveau du bit considéré)

Rem En un seul top d’horloge les deux bits sont introduits dans le registre à deux bits (entrées
parallèles).

Le circuit est aussi doté d’une seule sortie S par laquelle le contenu du registre (2 bits) est récuré en
série (l’un derrière l’autre). On choisi l’ordre de précédence suivant: bit de D0 suivi du bit de D1 .
La récupération du contenu du registre se fera comme suit:
• au premier top d’horloge, le bit contenu dans la bascule D0 est mis sur la sortie S et le contenu
de la bascule D1 est décalé dans la bascule D0 .
• au deuxième top d’horloge le bit contenu dans D0 (qui n’est rien d’autre que le bit précédemment
contenu dans D1 ) est mis sur la sortie S

Rem Il faut donc deux tops d’horloge pour récupérer le contenu du registre (deux bits) sur la sortie S
(sorties séries).

Rem d’après la description du fonctionnement désiré, on remarque que le registre se comporte de deux
manières différentes suivant que l’on y écrit des données (introduction des bits provenant des
entrées externes E0 et E1 ) ou que l’on y lit des données (transfert du contenu des bascules D0 et
D1 sur la sortie externe S).
En effet, au niveau de la bascule D0 , en mode ECRITURE (ou WRITE), le bit qui y est introduit
au top d’horloge provient de l’entrée externe E0 . Alors qu’en mode LECTURE (ou READ), le bit
qu’on y introduit au top d’horloge provient de la bascule D1 .

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2.5 Exercices Série 2 55

Quand on est en mode ÉCRITURE on ne doit pas lire le registre et quand on est en mode
LECTURE, on ne doit pas écrire dans le registre. ⇒ Il faut une COMMANDE externe pour
séparer les deux modes de travail (1 bit C) telle que par exemple:
• Si C = 0 → mode ECRITURE (WRITE)
• Si C = 1 → mode LECTURE (READ).

Entrées États actuels États futurs sortie Entrées

C E0 E1 Q−0 Q−1 Q+0 Q+ 1 S D0 D1
0 0 0 x x 0 0 x 0 0 Mode Ecriture
0 0 1 x x 0 1 x 0 1 ∀Q− +
0 , Q0 = E0 .
−
0 1 0 x x 1 0 x 1 0 ∀Q1 , Q+ 1 = E1 .
0 1 1 x x 1 1 x 1 1 ∀S.
1 0 0 0 0 0 0 0 0 0 Mode Lecture
1 0 0 0 1 1 0 0 1 0 S = Q− 0,
1 0 0 1 0 0 0 1 0 0 Q+0 = Q−1 et
+
1 0 0 1 1 1 0 1 1 0 Q1 = 0
1 0 1 0 0 0 0 0 0 0 Décalage dans le sens
1 0 1 0 1 1 0 0 1 0 D1 → D0 → S
1 0 1 1 0 0 0 1 0 0 avec mise à 0 de la
1 0 1 1 1 1 0 1 1 0 bascule D1 pour remettre
1 1 0 0 0 0 0 0 0 0 à 0 le registre à la fin de
1 1 0 0 1 1 0 0 1 0 la lecture des deux bits.
1 1 0 1 0 0 0 1 0 0
1 1 0 1 1 1 0 1 1 0
1 1 1 0 0 0 0 0 0 0
1 1 1 0 1 1 0 0 1 0
1 1 1 1 0 0 0 1 x 0
1 1 1 1 1 1 0 1 x 0

Q0 Q1 00 01 11 10 Q1 Q0 00 01 11 10
CE0 E1 CE0 E1
000 0 0 0 0 000 0 0 0 0
001 0 0 0 0 001 1 1 1 1
011 1 1 1 1 011 1 1 1 1
010 1 1 1 1 010 0 0 0 0
110 0 1 1 0 110 0 0 0 0
111 0 1 1 0 111 0 0 0 0
101 0 1 1 0 101 0 0 0 0
100 0 1 1 0 100 0 0 0 0
D0 = C.E0 +C.Q1 D1 = C.E1
La table de KARNAUGH pour la sortie donnera S = Q0

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56 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

Figure 2.26: Registre 2 Bits à entrées Parallèles et sortie série

■

Exercice 2.11 On veut réaliser un registre à incrémentation de trois bits dont le fonctionnement obéit
à l’algorithme suivant:
• Si entrée = 1 alors
– Si R = 7 alors R = 0
– Sinon R = R +1
• Sinon R reste inchangé
• Fin
Concevoir puis donner le circuit pour la réalisation d’un tel circuit.

Entrée Etat Actuel Etat Futur Transitions

e Q1 Q2 Q3 Q1+ Q2+ Q3+ Q1 Q2 Q3
0 x x x Q1 Q2 Q3 Mémorisation
1 0 0 0 0 0 1 S0 S0 T1
1 0 0 1 0 1 0 S0 T1 T0
1 0 1 0 0 1 1 S0 S1 T1
1 0 1 1 1 0 0 T1 T0 T0
1 1 0 0 1 0 1 S1 S0 T1
1 1 0 1 1 1 0 S1 T1 T0
1 1 1 0 1 1 1 S1 S1 T1
1 1 1 1 0 0 0 T0 T0 T0

Entrée Etat Actuel Entrées des bascules

e Q1 Q2 Q3 J1 K1 J2 K2 J3 K3
0 x x x 0 0 0 0 0 0
1 0 0 0 0 φ 0 φ 1 φ
1 0 0 1 0 φ 1 φ φ 1
1 0 1 0 0 φ φ 0 1 φ
1 0 1 1 1 φ φ 1 φ 1
1 1 0 0 φ 0 0 φ 1 φ
1 1 0 1 φ 0 1 φ φ 1
1 1 1 0 φ 0 φ 0 1 φ
1 1 1 1 φ 1 φ 1 φ 1

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2.5 Exercices Série 2 57

Q2Q3 00 01 11 10 Q2Q3 00 01 11 10
eQ1 eQ1
00 0 0 0 0 00 0 0 0 0
01 0 0 0 0 01 0 0 0 0
11 0 0 1 0 11 φ φ φ φ
10 φ φ φ φ 10 0 0 1 0
J1 =e Q2 Q3 K1 = e Q2 Q3 = J1

Q2Q3 00 01 11 10 Q2Q3 00 01 11 10
eQ1 eQ1
00 0 0 0 0 00 0 0 0 0
01 0 0 0 0 01 0 0 0 0
11 0 1 φ φ 11 φ φ 1 0
10 0 1 φ φ 10 φ φ 1 0
J2 = e Q3 K2 = e Q3 = J2

Q2Q3 00 01 11 10 Q2Q3 00 01 11 10
eQ1 eQ1
00 0 0 0 0 00 0 0 0 0
01 0 0 0 0 01 0 0 0 0
11 1 φ φ 1 11 φ 1 1 φ
10 1 φ φ 1 10 φ 1 1 φ
J3 = e K3 = e = J3

Les trois bascules se comportent comme des bascules T (J = K).

Figure 2.27: Circuit Registre incrementation 3 bits

■

Exercice 2.12 Réaliser un registre R à 3 bits, constitué de bascules avec mise à zéro forcée (Clr), qui
suivant une commande C (2 bits C0C1 ) effectue les opérations suivantes:
– Si C = 0 0 : décalage circulaire des donnés qu’il contient.
– Si C = 1 0 : chargement parallèle de nouvelles données.
– Si C = 0 1 : remise à zéro de son contenu (bascules avec Remise à zéro forcée activée à 0)
– Si C = 1 1 : maintient son contenu. (mémorisation)

Rem Le circuit est basé sur un registre à décalage circulaire de 3 bits ⇒ il doit donc être constitué de 3
bascules et posséder 9 entrées et 3 sorties qui sont:
– Entrées externes: Horloge, C0 , C1 , les entrées parallèles E0, E1, et E2.
– Entrées état présent: donné par les sorties Q0, Q1 et Q2 des bascules.
– Sorties état futur: donné par les sorties Q0, Q1 et Q2 des bascules.
donc il nécessite 28 = 256 combinaisons (le signal horloge non pris en compte) pour toutes les
entrées à gérer.
Il est donc conseillé de diviser le système en 4 sous systèmes indépendants de telle manière à ce

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58 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

qu’un seul sous système est activé à un moment donné.

Pour générer le signal de commande pour chacun des cas (sous système) on utilise un décodeur 2 Vers
4 prenant en entrée les deux bits de commande C0C1 et fournissant en sortie quatre signaux, chacun
correspondant à une combinaison de C0C1 .
C0 C1 S3 S2 S1 S0 Générant les équations:
0 0 0 0 0 1 S0 = C1 .C0
0 1 0 0 1 0 S1 = C1 .C0
1 0 0 1 0 0 S2 = C1 .C0
1 1 1 0 0 0 S3 = C1 .C0
De cette table de vérité, on tire le circuit du décodeur 2 → 4 (Figure 2.28) et du générique correspondant,
nommé DECOD2_4 (Figure 2.29).

Figure 2.29: Générique du Circuit

Décodeur 2 vers 4

Figure 2.28: Circuit Décodeur 2 vers 4

On dispose ainsi de 4 signaux différents Xi avec 0 ≤ i ≤ 3 tels que à un instant quelconque, un seul
des signaux est à 1 (tous les autres sont à 0). Ce qui va permettre de forcer le circuit à se comporter
comme voulu au moment voulu.
1. Cas du registre décalage circulaire circulaire (X0 = 1 et ∀i ̸= 0, Xi = 0 )
Conception du régistre à décalage circulaire de 3 bits.
Le circuit doit posséder 5 entrées et 3 sorties qui sont:
• Entrées: Horloge, X0 = 1 et les entrées état actuel donné par Q0 , Q1 , et Q2
• Sorties: Les sorties état futur Q0 , Q1 et Q2 des bascules

Etat Actuel Etat Futur Transitions

X0 Q2 Q1 Q0 Q+
2 Q+ 1 Q+ 0 Q2 Q1 Q0
1 0 0 0 0 0 0 S0 S0 S0
1 0 0 1 1 0 0 T1 S0 T0
1 0 1 0 0 0 1 S0 T0 T1
1 0 1 1 1 0 1 T1 T0 S1
1 1 0 0 0 1 0 T0 T1 S0
1 1 0 1 1 1 0 S1 T1 T0
1 1 1 0 0 1 1 T0 S1 T1
1 1 1 1 1 1 1 S1 S1 S1
0 x x x x x x x x x

Table 2.10: Table des transitions du régistre de 3 bits à décalage circulaire

Le registre est un registre 3 bits donc il sera réalisé à l’aide de 3 bascules (J-K par exemple).
Connaissant la Table des transitions de la bascule J-K, donnée ci dessous.

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2.5 Exercices Série 2 59

J K Q Q+ Tr On tire la table des entrées Tr J K

0 0 0 0 S0 de la bascule J-K S0 0 φ
0 0 1 1 S1 S1 φ 0
0 1 0 0 S0 T0 φ 1
0 1 1 0 T0 T1 1 φ
1 0 0 1 T1
1 0 1 1 S1
1 1 0 1 T1
1 1 1 0 T0

Table 2.11: Tables des transitions et des entrées de la bascule J-K

On déduit la table des entrées du registre à décalage circulaire.

Etat Actuel Transitions Entrées J-K des bascules

X0 Q2 Q1 Q0 Q2 Q1 Q0 J2 K2 J1 K1 J0 K0
1 0 0 0 S0 S0 S0 0 φ 0 φ 0 φ
1 0 0 1 T1 S0 T0 1 φ 0 φ φ 1
1 0 1 0 S0 T0 T1 0 φ φ 1 1 φ
1 0 1 1 T1 T0 S1 1 φ φ 1 φ 0
1 1 0 0 T0 T1 S0 φ 1 1 φ 0 φ
1 1 0 1 S1 T1 T0 φ 0 1 φ φ 1
1 1 1 0 T0 S1 T1 φ 1 φ 0 1 φ
1 1 1 1 S1 S1 S1 φ 0 φ 0 φ 0
0 x x x x x x φ φ φ φ φ φ

Table 2.12: Table des entrées du régistre 3 bits à décalage circulaire

Q1 Q0 00 01 11 10 Q1 Q0 00 01 11 10
X0 Q2 X0 Q2
00 φ φ φ φ 00 φ φ φ φ
01 φ φ φ φ 01 φ φ φ φ
11 φ φ φ φ 11 1 0 0 1
10 0 1 1 0 10 φ φ φ φ
J2 = Q0 K2 = Q0 = J2
Q1 Q0 00 01 11 10 Q1 Q0 00 01 11 10
X0 Q2 X0 Q2
00 φ φ φ φ 00 φ φ φ φ
01 φ φ φ φ 01 φ φ φ φ
11 1 1 φ φ 11 φ φ 0 0
10 0 0 φ φ 10 φ φ 1 1
J1 = Q2 K1 = Q2 = J1
Q1 Q0 00 01 11 10 Q1 Q0 00 01 11 10
X0 Q2 X0 Q2
00 φ φ φ φ 00 φ φ φ φ
01 φ φ φ φ 01 φ φ φ φ
11 0 φ φ 1 11 φ 1 0 φ
10 0 φ φ 1 10 φ 1 0 φ
J0 = Q1 K0 = Q1 = J0

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60 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

Rem On remarque que les bascules J-K sont câblées pour se comporter en bascules D.

Des équation des entrées J-K de chacune des bascules on établi le circuit du registre à décalage
circulaire comme suit:

Figure 2.30: Circuit registre decalage circulaire

2. Cas de la mémorisation (X3 = 1 et ∀i ̸= 3, Xi = 0 )

Pour assurer que le registre mémorise (ne change pas) son contenu, il suffit de s’assurer qu’il ne
reçoive pas de front d’horloge ⇒ le signal horloge qu’il reçoit soit à 0 pendant toute la durée de
la mémorisation. Ce qui correspond à la table de vérité suivante:
S3 H horloge régistre
0 0 0 Ce qui donne l’équation:
0 1 1
1 0 0 horloge registre = S3 .H
1 1 0 Voir Figure 2.31
3. Cas de la remise à zéro forcée (S1 = 1 et ∀i ̸= 1, Si = 0 )
dans ce cas, il suffit de brancher le signal S1 à la remise à zéro forcée de chaque bascule. Voir
Figure 2.31.
4. Cas du chargement parallèle (S2 = 1 et ∀i ̸= 2, Si = 0 )
Dans ce cas on assure qu’à chaque entrée J de la bascule J-K (ou entrée D de la bascule D) c’est
la donnée E qui est prise et non la sortie Q de la bascule précédente.
S2 E Q J ou D
0 0 0 0 Ce qui donne l’équation (Table de KARNAUGH):
0 0 1 1
0 1 0 0 D = S2 .Q + S2 .E
0 1 1 1
1 0 0 0 Générant le circuit suivant et son générique nommé EntréeB
1 0 1 0
1 1 0 1
1 1 1 1

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2.5 Exercices Série 2 61

En tenant compte de tous les cas considérés, on a le circuit demandé donné en Figure 2.31 dans lequel
les bascules J-K ont été remplacées par des bascules D avec mise à zéro forcée activée par un niveau 0.

Figure 2.31: Circuit registre demandé ■

Exercice 2.13 Soit un processeur pouvant adresser jusqu’à 256 mots (cellules) de 16 bits chacun. On
veut raccorder à ce processeur une mémoire centrale, mais on ne dispose que de circuits mémoires
chacune de taille 128x4 (128 mots de 4 bits chacun).
1. Quelle est la taille (nombre de fils) de ses bus d’adresse et de données ?
256 mots = 28 mots ⇒ Bus d’adresses 8 fils ; mots de 16 bits ⇒ Bus de données 16 fils
2. Combien de mémoires de taille 128x4, doit on utiliser?
Un circuit mémoire 128x4 est doté d’un bus adresse de 7 fils (27 = 128) et d’un bus de donnés
de 4 fils comme le montre Figure 2.32.

Figure 2.32: Circuit Mémoire 128x4

Il faudra donc utiliser 4 × 2 = 8 circuits mémoire 128 × 4 pour avoir une mémoire 256 × 16.
3. Donner le câblage adéquat de la mémoire centrale.
Le câblage nécessaire pour construire une mémoire 256x16 à partir de circuits mémoire 128x4
est donné par Figure 2.33.

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62 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

Figure 2.33: Circuit mémoire 256x16 construit sur la base de circuits mémoire 128x4
■

Exercice 2.14 On dispose:

• d’un processeur possédant un bus d’adresse de 4 fils et un bus de données de 8 fils,
• de circuits mémoires chacune de taille 4 × 4 (4 mots de 4 bits chacun) et
• d’interfaces.
On veut réaliser un ordinateur doté d’une mémoire centrale, auquel seront raccordés un maximum de 8
périphériques (écran, imprimante, clavier, souris, disque dur, lecteur disquette, lecteur CD, . . . ):
1. Quelle sera la taille maximum de la mémoire centrale et combien de mémoires de taille 4 × 4,
doit-on utiliser?
– Bus de données à 8 fils ⇒ taille d’un mot mémoire (cellule mémoire) = 8 bits
– Bus d’adresse = 4 fils ⇒ nombre de cellules mémoire = 24 = 16 cellules.
– la taille maximum de la mémoire centrale est de 16 × 8 = 128 bits
– une mémoire 4 × 4 a une taille maximum de 16 bits ⇒ on doit utiliser 128 ÷ 16 = 8
mémoires 4 × 4
2. Donner le câblage adéquat des mémoires 4 × 4 pour générer cette mémoire centrale.

Figure 2.34: Blocks mémoire 16x8 et 4x4

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2.5 Exercices Série 2 63

Figure 2.35: Circuit mémoire 16x8 construit sur la base de circuits mémoire 4x4
■

Exercice 2.15 Réaliser un registre mémoire de 4 bits possédant une commande R/W . Qui:
• si la commande est à 0 alors le registre charge en parallèle les bits présents sur ses 4 entrées de
données E0 E1 E2 E3 (écriture mémoire) et
• si la commande = 1 alors le registre présente en parallèle sur ses sorties s0 s1 s2 s3 son contenu
binaire (lecture mémoire)
De plus, ce registre mémoire est commandé par un signal «Sel» de sélection qui:
• quand Sel = 1 le registre est activé et réagit à ses autres entrées et
• quand Sel = 0 le registre est désactivé (garde son état) quelque soient les autres signaux en
entrée.
■

Exercice 2.16 Réaliser une mémoire de taille (8 Mots x 4 bits) en utilisant les sous circuits des
exercices précédents. Cette mémoire doit pouvoir effectuer des opérations d’écriture et de lecture par
le biais d’une commande (R/W ) ■

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64 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

Exercice 2.17 Réaliser une mémoire commandée par un processeur par l’intermédiaire d’un bus
d’adresse, d’un bus de donnée et d’un bus de commande.
Donner le câblage de la mémoire au processeur.
(Utiliser l’élément Buffer à 3 états ou «Tristate buffer» qui possède un 3ème état Haute Impédance qui
correspond à l’état déconnecté).Sa table de vérité et sa représentation sont données ci dessous).
A en Y Note:
1 1 1 Z représente l’état HAUTE IMPEDANCE qui fait que le circuit
0 1 0 se comporte comme si il était déconnecté
x 0 Z
Table de vérité du
Buffer à 3 états

Figure 2.36: Générique du Buffer à 3 états ■

Exercice 2.18
1. Décodeur 3 vers 8
Réaliser un circuit décodeur 3 vers 8 (N vers 2N ). Ce circuit accepte en entrée une combinaison
binaire de 3 bit et active une seule sortie correspondant à la position donnée par la valeur
décimale de la combinaison binaire en entrée (active 1 sortie parmi 2N ).
2. Réaliser un registre mémoire de 4 bits ayant les caractéristiques suivantes:
• Ce registre possède une commande telle que :
– Si la commande est à 0 alors le registre charge en parallèle les bits présents sur ses 4
entrées de données E=E0 E1 E2 E3 (écriture mémoire)
– Si la commande = 1 alors le registre présente en parallèle sur ses sorties s=s0 s1 s2 s3
son contenu binaire (lecture mémoire)
• Ce registre mémoire est commandé par un signal «Sel» de sélection qui:
– Quand Sel = 1 le registre est activé et réagit à ses autres entrées
– Quand Sel = 0 le registre est désactivé (garde son état) quelque soient les autres
signaux en entrée ( et E)
• Ce registre possède en réalité un seul bus de données utilisé en entrée et sortie (E et s
forment le même bus de données d = D0 D1 D2 D3 D4) (Utiliser l’élément Buffer à 3 états
ou «Tristate buffer» qui possède un 3ème état Haute Impédance qui correspond à l’état
déconnecté)
3. Mémoire centrale d’un processeur Réaliser une mémoire de taille (8 x 4) en utilisant les sous
circuits précédents. Cette mémoire doit pouvoir effectuer des opérations d’écriture et de lecture
par le biais d’une commande
Cette mémoire est supposée être commandée par un processeur par l’intermédiaire d’un bus
d’adresse, d’un bus de donnée et d’un bus de commande.
4. Extension d’une mémoire centrale d’un processeur.
Utiliser le circuit précédent pour réaliser une mémoire centrale d’un ordinateur doté d’un bus de
données de 8 fils et d’un bus d’adresses de 4 fils.
Fiche d’information du circuit BUFFER A 3 ETATS (TRISTATE BUFFER)
A en Y Note:
1 1 1 Z représente l’état HAUTE IMPEDANCE qui fait que le circuit
0 1 0 se comporte comme si il était déconnecté
x 0 Z
Table de vérité du
Buffer à 3 états

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2.5 Exercices Série 2 65

Figure 2.37: Générique du Buffer à 3 états ■

Exercice 2.19 Soit le circuit donné en Figure 2.38 dans lequel

• le composant Memory est une mémoire constituée de registres mémoire.
• le composant Dec_3_8 est un décodeur 3 vers 8.

Figure 2.38: Circuit

1. Expliquer le fonctionnement du composant Dec_3_8.
Pour une combinaison donnée de 3 bits (adresse) en entrée, le composant Dec_3_8 active en
sortie le fil dont la position correspond à la valeur décimale de la combinaison. Ceci afin d’activer
le registre mémoire correspondant à l’adresse voulue.
2. Nommer les fils A, B, C, D, E, F, G, H et I. en précisant la fonction de chaque fil ou groupe de
fils.
Voir Figure 2.39.
3. Combien de registres mémoire contient le composant Memory. Pourquoi?
Etant donné que le composant Dec_3_8 possède 8 sorties, on peut donc à tout moment sélection-
ner un registre parmi 8 possibles.
4. Quelle est la taille de chaque registre mémoire ? Expliquer.
Le bus de données possède 4 fils. Donc un registre mémoire a une taille de 4 bits.

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66 Chapitre 2. CIRCUITS LOGIQUES SÉQUENTIELS

Figure 2.39: Circuit Mémoire ■

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 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

3.1 les Automates

Définition 3.1.1 Un automate ou machine à état finis est une machine séquentielle algorithmique
caractérisée par:
• un vecteur d’entrées,
• un vecteur de sorties, et
• une séquence d’états définissant son comportement.
La machine va passer d’un état à l’autre suivant les séquences d’entrée qu’elle reçoit.
On attribue généralement à la machine un état de départ lui permettant de débuter son fonctionnement
à partir d’un point fixe.
Pour représenter ces automates, qu’ils soient matériel ou logiciel, il existe deux architectures différentes:
1. La machine de MOORE (synchrone) et
2. La machine de MEALY (asynchrone).

3.2 Automate de MOORE – synchrone

Dans une machine de Moore, les sorties ne dépendent que de l’état de la machine. Les sorties sont alors
synchrones avec les transitions d’état et les fronts d’horloge.
Les équations représentant de la machine de Moore sont:
Etat suivant = f (Entrées, Etat actuel)
Sorties = g(Etat actuel) ou Sorties = g(Φ, Etat actuel)
Avec Entrées = Φ veut dire quelles que soient les entrées (0 ou 1).

Correspondant à la structure donnée en Figure 3.1.

Figure 3.1: Automate de Moore

Un automate de Moore est généralement représenté par un diagramme des états (Figure 3.2) permettant
de visualiser les transitions entre les états selon le patron de stimulation reçu par le vecteur d’entrées.
– Les états sont représentés par des cercles ; le nom rattaché à chaque état à l’intérieur de chaque
cercle
– Les transitions entre les états sont représentées par des arcs orientés reliant les cercles;
– Les conditions (valeurs du vecteur d’entrée) enclenchant ces transitions sont notées sur les arcs ;
– La valeur des sorties est indiquée à l’intérieur du cercle (séparée du nom de l’état par un trait
oblique: /).
■ Exemple 3.1 — Diagramme des états pour une machine de Moore.
Soit la machine de Moore dont le diagramme est donné en figure 3.2.
On y trouve :
– 3 états notés E0, E1 et E2 ;

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 68 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

Figure 3.2: Diagramme des états pour une machine de Moore

– L’état de départ ou état initial E0 repéré par une flèche;

– L’entrée (notée sur les arcs) ;
– La sortie associée à chacun des trois états.
Dans une telle machine, les sorties étant fonction exclusivement de l’état du système, leurs valeurs sont
indiquées dans les cercles. ■

3.3 Automate de MEALY – asynchrone

Dans une machine de Mealy, les sorties dépendent de l’état de la machine et de ses entrées. Les sorties
peuvent alors changer immédiatement après un changement des entrées, indépendamment de l’horloge.
Ces systèmes sont donc totalement asynchrones. Ils sont plus rapides que les machines de Moore, mais
beaucoup plus instables et difficiles à concevoir.
Les équations représentant de la machine de Mealy sont:

Etat suivant = f (Entrées, Etat actuel)

Sorties = g(Entrées, Etat actuel)

Correspondant à la structure donnée en Figure 3.4.

Figure 3.3: Machine de Mealy

Tout comme l’automate de Moore, l’automate de Mealy est représenté par un diagramme des états
permettant de visualiser les transitions entre les états selon le patron de stimulation reçu par le vecteur
d’entrées.
– Les états sont alors représentés par des cercles; le nom rattaché à chaque état à l’intérieur de chaque
cercle,
– Les transitions entre les états sont représentés par des arcs orientés reliant les cercles;
– Les conditions (valeurs du vecteur d’entrée) enclenchant ces transitions sont notées sur les arcs;
– La valeur des sorties est généralement indiquée sur l’arc (séparée des entrées par un trait oblique: /).
■ Exemple 3.2 — Diagramme des états pour une machine de Mealy.
Soit la machin de Mealy dont le diagramme est donné en figure 3.4.
On y trouve:
– 4 états notés A, B, C, D;
– 1 état de départ ou état initial A repéré par une flèche brisée;
– L’entrée (notée sur les arcs);
– La sortie séparée de l’entrée par un trait oblique (notée sur l’arc).

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 3.4 Conception d’une machine de MOORE 69

Figure 3.4: Diagramme des états pour une machine de Mealy

Méthode 3.3.1 Les étapes à suivre pour concevoir une machine à états finis (selon le modèle de la
machine de Moore ou Mealy) à partir d’un cahier des charges sont:
1. Dessiner le diagramme des états
2. Poser la table des états
3. Définir la table des transitions
4. Déterminer les expressions des entrées des bascules
5. Déterminer les expressions des sorties
6. Faire le schéma

3.4 Conception d’une machine de MOORE

3.4.1 Graphe et matrice de transition
Afin d’illustrer la synthèse d’une machine à états, on prend l’exemple d’un détecteur de séquence.
Le circuit est doté d’une entrée E et d’une sortie S.
E reçoit des bits en série, cadencés par une horloge. Chaque fois que la séquence 010 est détectée en
entrée, la sortie S devra passer à 1 dès que le dernier bit de la séquence est détecté, puis retourner à 0 au
bit suivant, quel qu’il soit.
La première étape lors de la conception d’une machine à états est la représentation sous forme d’un
diagramme d’états (Graphe).
L’étude du cahier des charges amène à réaliser une machine de Moore à 4 états distincts A, B, C, D tels
que:
– A correspond à l’état : Attente du début de la séquence, en d’autres termes attente du premier bit 0
de la séquence,
– B correspond à l’état : Attente du deuxième bit 1 de la séquence, en d’autres termes, on a reçu le
premier bit 0 de la séquence on attend un 1.
– C correspond à l’état : Attente du troisième bit 0 de la séquence, en d’autres termes, on a reçu les
deux premiers bits 0 et 1 de la séquence, on attend le dernier bit 0 de la séquence.
– D correspond à l’état : Séquence reçue, en d’autres termes les trois bits 010 ont été reçus.
On peut donc associer le fonctionnement décrit précédemment au diagramme d’états donné en Figure 3.5.

Figure 3.5: Machine de MOORE: Diagramme des états pour le détecteur de la séquence 010
Pour pouvoir plus facilement trouver la structure complète du système, c’est à dire la structure de la
fonction combinatoire de calcul de l’état suivant ainsi que celle du calcul des sorties, il est préférable de

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 70 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

passer par la table des états et des sorties (Table 3.2)

Cette table reprend exactement les mêmes informations du diagramme des des états et des sorties sous le
format d’un tableau.

Etat Etat suivant Sortie

Actuel Entrée 0 Entrée 1 S
A B A 0
B B C 0
C D A 0
D B A 1
Table des états Table des sorties

Table 3.1: MOORE: Table des états et des sorties du détecteur de la séquence 010

3.4.2 Codage des états

Il est ensuite nécessaire d’utiliser un codage particulier pour les états, qui seront stockés dans un registre
d’état.
Pour avoir 4 états différents, il faut 2 bits d’état (donc 2 bascules). Le codage est choisi de manière à
assurer que chaque combinaison associée à un état soit unique et qu’il facilite la lecture du suivi des
calculs et des résultats.
Pour cet exemple un codage simple des états, par exemple le code binaire pure sera utilisé: A = 00, B =
01, C = 10 et D = 11.

Etat Actuel Etat suivant Sortie

e Q0 Q1 Q+ 0 Q+1 S
0 0 0 0 1 0
0 0 1 0 1 0
0 1 0 1 1 0
0 1 1 0 1 1
1 0 0 0 0 0
1 0 1 1 0 0
1 1 0 0 0 0
1 1 1 0 0 1
Table des états Table des sorties

Table 3.2: MOORE: Table des états et des sorties du détecteur de la séquence 010

Rem Les sorties sont indépendantes des entrées. Que l’entrée e soit 0 ou 1 elles prennent la même valeur.

3.4.3 Choix des bascules et Table des entrées des bascules

On choisit d’utiliser les bascules J-K pour la réalisation de cette machine.

Rem On peut choisir l’un des trois types de bascules (J-K, D ou T), mais il est conseillé de toujours choisir
la bascule J-K qui est plus générale.

De la table des états on tire la table des transitions que chaque bascule doit assurer, puis les tables des
entrées J et K de chaque bascule pour réaliser ces transitions (Table 3.3) en se basant sur la table des
entrées de la bascule J-K (Table 2.8).

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 3.4 Conception d’une machine de MOORE 71

Etat Actuel Transitions à assurer Bascule 0 Bascule 1

e Q0 Q1 Bascule 0 Bascule 1 J0 K0 J1 K1
0 0 0 S0 T1 0 φ 1 φ
0 0 1 S0 S1 0 φ φ 0
0 1 0 S1 T1 φ 0 1 φ
0 1 1 T0 S1 φ 1 φ 0
1 0 0 S0 S0 0 φ 0 φ
1 0 1 T1 T0 1 φ φ 1
1 1 0 T0 S0 φ 1 0 φ
1 1 1 T0 T0 φ 1 φ 1
Table des transitions de la machine Table des entrées

Table 3.3: MOORE: Table des transitions et des entrées du détecteur de la séquence 010
3.4.4 Simplification des fonctions logiques
La simplification des fonctions logiques est faite en utilisant la méthode KARNAUGH.
De la table des entrées des bascules on tire les équations simplifiées données en Figure 3.6 en utilisant les
tables de KARNAUGH

Figure 3.6: MOORE: simplification des fonctions logiques du détecteur de la séquence 101

3.4.5 Établissement du schéma logique

La machine de MOORE pour le détecteur de la séquence 010, déduite des fonctions logiques obtenues,
est donné par Figure 3.7.

Figure 3.7: Machine de MOORE pour le détecteur de la séquence 101

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 72 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

Figure 3.8 donne le chrononogramme du circuit pour un signal d’entrée périodique e = 10101010....

Figure 3.8: Chrogramme de la Machine de MOORE pour le détecteur de la séquence 101

3.5 Conception d’une machine de MEALY

Afin d’illustrer la synthèse d’une machine à états de Mealy, on prend le même exemple du détecteur de
séquence 010 que celui utilisé pour la machine de Moore (Section 3.4). Le fonctionnement qui y est décrit
peut être associé au diagramme d’états de la Figure 3.9.

Figure 3.9: Diagramme des états de la Machine de MEALY

pour le détecteur de la séquence 010
Le diagramme est constitué de 3 états distincts A, B, C tels que:
– A correspond à l’état initial : Attente du début de la séquence, en d’autres termes attente du premier
bit 0 de la séquence,
– B correspond à l’état : Attente du deuxième bit 1 de la séquence, en d’autres termes, on a reçu le
premier bit 0 de la séquence on attend un niveau logique 1.
– C correspond à l’état : Attente du troisième bit 0 de la séquence, en d’autres termes, on a reçu les
deux premiers bits O et 1 de la séquence, on attend le dernier bit 0 de la séquence.

Rem La combinaison associée à chaque état est donnée sous le nom de l’état (Le code binaire pur a été
utilisé). La combinaison 11 n’est pas utilisée.

On a donc besoin de deux bascules B0 et B1 .

Du diagramme des états (Figure 3.9) on tire la table des transitions que chaque bascule doit assurer pour
définir leurs entrées J et K à leur appliquer (Figure 3.4).
Les équations simplifiées des entrées des bascules ainsi que l’équation de la sortie sont déduites de la
table des entrées et de la table des sortie en utilisant les tables de KARNAUGH (Figure 3.10).
Ces équations génèrent le circuit donné en Figure 3.11.
Pour vérifier le fonctionnement du circuit, des signaux d’entrées (Horloge H et entrée e) sont simulés et les
signaux résultants (J,K, et Q de chaque bascule) ainsi que le signal de sortie S sont donnés par Figure 3.12.

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3.5 Conception d’une machine de MEALY 73

entrée Etat Actuel Etat futur Sortie Transitions B0 B1

e Q0 Q1 Q+ +
0 Q1 S B0 B1 J0 K0 J1 K1
0 00 01 0 S0 T1 0 φ 1 φ
0 01 01 0 S0 S1 0 φ φ 0
0 10 01 1 T0 T1 φ 1 1 φ
0 11 -- - - - φ φ φ φ
1 00 00 0 S0 S0 0 φ 0 φ
1 01 10 0 T1 T0 1 φ φ 1
1 10 00 0 T0 S0 φ 1 0 φ
1 11 -- - - - φ φ φ φ
Table des états T. sorties T. transitions Table des entrées

Table 3.4: MEALY: Tables des états, des sorties, des transitions et des entrées
du détecteur de la séquence 010

Figure 3.10: MEALY: Génération des équations simplifiées du détecteur de la séquence 010

Figure 3.11: MEALY: Circuit du détecteur de la séquence 010

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 74 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

Figure 3.12: MEALY: Chronogramme du détecteur de la séquence 010

3.6 Réalisation d’automates

3.6.1 Les compteurs décompteurs
Le compteur est un automate à état par excellence. Son état est défini par sa sortie et passe d’un état à un
autre automatiquement à chaque top d’horloge. Le compteur ne comporte donc aucune entrée.
Ce qui revient à dire que les actions d’état ne sont rien d’autre que les niveaux de ses bits de sortie et la
condition de transition est un top d’horloge que généralement on ne représente pas dans le diagramme.
On distingue deux types de compteurs/décompteurs en fonction de la réaction des bascules qui les
composent à leur horloge de commande.
1. Les compteurs (décompteurs) synchrones sont des compteurs (décompteurs) dont toutes les bascules
sont commandées par le même signal d’horloge (Figure 3.13).

Figure 3.13: Exemple de compteur synchrone modulo 3

2. Les compteurs (décompteurs) asynchrones sont des compteurs (décompteurs) dont chaque bascule
est commandée par son propre signal d’horloge (Figure 3.14).

Figure 3.14: Exemple de compteur asynchrone modulo 10

■ Exemple 3.3 — Conception d’un compteur complet asynchrone ascendant à 3 bits.
Un tel compteur effectue la séquence de comptage suivante: 0 → 1 → 2 → 3 → 4 → 5 → 6 → 7 → 0 · · ·
Ce compteur sera donc constitué de 3 bascules dont les signaux de sorties effectuent la séquence des
combinaisons suivantes: 000 → 001 → 010 → 011 → 100 → 101 → 110 → 111 → 000 · · ·
Ces signaux sont donnés par la figure 3.15

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3.6 Réalisation d’automates 75

Figure 3.15: sorties du compteur asynchrone ascendant à 3 bits

Rem On remarque que:
1. le signal Q0 (sortie LSB de la première bascule) n’est rien d’autre que la sortie d’une bas-
cule T activée par le signal Horloge donné (front descendant) pour laquelle l’entrée T = 1
(complémentation à chaque front d’horloge).
2. le signal Q1 (sortie de la deuxième bascule) n’est rien d’autre que la sortie d’une bascule T
activée par le signal Q0 (front descendant) pour laquelle l’entrée T = 1 (complémentation à
chaque front d’horloge).
3. le signal Q2 (sortie MSB de la troisième bascule) n’est rien d’autre que la sortie d’une bascule T
activée par le signal Q1 donné (front descendant) pour laquelle l’entrée T = 1 (complémentation
à chaque front d’horloge).

Ces remarques permettent de générer le circuit donné par la figure 3.16 représentant un compteur complet
ascendant de 0 à 7.

Figure 3.16: Compteur asynchrone ascendant complet de 0 à 7 (3 bits) ■

■ Exemple 3.4 — Conception d’un compteur incomplet asynchrone ascendant à 3 bits.

Dans ce cas on force le compteur 3 bits à arrêter sa séquence avant de la compléter (avant d’arriver à 7)
pour se remettre à 0.
Si on considère un compteur modulo 5 qui effectue donc la séquence 0 → 1 → 2 → 3 → 4 → 0 · · ·
Il suffit de prendre le circuit compteur complet asynchrone ascendant 3 bit et utiliser la combinaison à
laquelle il faut l’arrêter pour le forcer à se remettre à 0 en utilisant la Mise à 0 forcée (CLR) de chaque
bascule. Dans notre cas on utilise les bits à 1 de la combinaison (101)2 (soit 510 ) pour générer le signal
CLR = Q0.Q2 qui va forcer à 0 chaque bascule du compteur. Comme le montre la figure 3.17.

Figure 3.17: Compteur asynchrone ascendant incomplet de 0 à 4 (3 bits) ■

■ Exemple 3.5 — Conception d’un compteur synchrone ascendant a deux bits.

Pour concevoir un compteur (décompteur) synchrone on procède toujours suivant la méthode de conception
des machines à états finis (Méthode 3.3.1), comme le montre l’exemple suivant:

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76 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

1. D IAGRAMME DES ÉTATS DU COMPTEUR SYNCHRONE ASCENDANT À 2 BITS

L’état du système, à un instant, est donné par deux bits et la condition de transition est un top
d’horloge qui n’est pas représenté (Figure 3.18).
Dans ce diagramme on trouve les différents états du système ainsi que les différentes transitions
permettant de passer d’un état à l’autre.

Figure 3.18: Diagramme d’états du compteur ascendant 2 bits

Pour réaliser ce compteur on choisit le type de bascule à utiliser comme élément de mémorisation
d’un bit.
Dans notre cas on aura besoin de deux bascules (notées BA et BB ), chacune prenant en charge un bit
de sortie. Par exemple on optera pour la BASCULE J-K.
2. TABLE DES ÉTATS DU COMPTEUR SYNCHRONE ASCENDANT À 2 BITS
Dans cette table, on définit quel sera l’état suivant (futur) du compteur pour chaque état actuel
donné. Ce n’est rien d’autre qu’une traduction par écrit du diagramme d’états (Table 3.5).
On nomme les deux sorties du compteur QA QB où QA est le bit de poids fort et QB le bit de poids
faible.

Etat actuel Etat futur Valeur Valeur

QA QB Q+A Q+ B Actuelle future
0 0 0 1 0 1
0 1 1 0 Qui, en décimal, 1 2
1 0 1 1 se traduit 2 3
1 1 0 0 comme suit: 3 0

Table 3.5: Table des états du compteur synchrone ascendant à 2 bits

3. TABLE DES TRANSITIONS DU COMPTEUR SYNCHRONE ASCENDANT À 2 BITS
Cette table est tirée de la table des états Table 3.5, elle informe si à l’état actuel il faut assurer une
transition ou une stabilité (Table 3.6).

Etat actuel Transitions

QA QB QA QB
0 0 S0 T1
0 1 T1 T0
1 0 S1 T1
1 1 T0 T0

Table 3.6: Table des transitions du compteur synchrone ascendant 2 bits

4. TABLE DES ENTRÉES DU COMPTEUR SYNCHRONE ASCENDANT À 2 BITS
En fonction des transitions de chacune des sorties du compteur qui ne sont rien d’autre que les
sorties de deux bascules J-K à utiliser, et en fonction de la table des entrées d’une bascule J-K
(Table 2.8), on tire les tables des entrées JA , KA et JB , KB qu’il faut assurer pour les bascules du
compteur (Table 3.7).

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3.6 Réalisation d’automates 77

Etat actuel Bascule A Bascule B

QA QB JA KA JB KB
0 0 0 φ 1 φ
0 1 1 φ φ 1
1 0 φ 0 1 φ
1 1 φ 1 φ 1

Table 3.7: Table des entrées du compteur synchrone ascendant 2 bits

En considérant φ comme étant 0 ou 1, suivant convenance, alors on tire de ces deux tables les
équations suivantes (KARNAUGH):

JA = QB JB = 1
KA = QB KB = 1

Rem Les bascules A et B se comportent comme des bascules T (Table 2.9) car pour chacune d’elles
on a J = K

5. TABLES DES SORTIES DU COMPTEUR SYNCHRONE ASCENDANT À 2 BITS.

les sorties du compteur ne sont rien d’autre que les sorties QA QB des bascules.
6. C IRCUIT DU COMPTEUR SYNCHRONE ASCENDANT À 2 BITS

Figure 3.19: Circuit du compteur synchrone ascendant 2 bits

Rem Vu le câblage des entrées J-K de chaque bascule (J = K), on aurait pu utiliser les bascules T
directement, ce qui aurait simplifié le circuit.

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 78 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

3.7 Exercices Série 3

Exercice 3.1 Etablir le circuit décrit par le graphe de Mealy donné en Figure 3.20, en utilisant des
bascules J-K.

Figure 3.20: Machine de Mealy

Réponse: D’après le graphe, le système présente 4 états A, B, C, D. On construit les tables des états et
des sorties à partir du graphe:

Etat Etat suivant sorties

Actuel Entrée 0 Entrée 1 Entrée 0 Entrée 1
A A B 0 0
B B C 0 0
C A D 0 0
D C B 1 0
Table des états Table des sorties

⇒ Pour coder les 4 états en binaire naturel, besoin de deux bits: A → 00,B → 01, C → 10, D → 11 ⇒
le système sera constitué de deux bascules J-K: B1 et B0 .

Entrée Etat Présent Etat suivant Transitions Entrées bascules Sortie

E Q−1 Q−0 Q+1 Q+0 Q1 Q0 J1 K1 J0 K0 S
0 0 0 0 0 S0 S0 0 φ 0 φ 0
0 0 1 1 0 T1 T0 1 φ φ 1 0
0 1 0 0 0 T0 S0 φ 1 0 φ 0
0 1 1 1 0 S1 T0 φ 0 φ 1 1
1 0 0 0 1 S0 T1 0 φ 1 φ 0
1 0 1 0 1 S0 S1 0 φ φ 0 0
1 1 0 1 1 S1 T1 φ 0 1 φ 0
1 1 1 0 1 T0 S1 φ 1 φ 0 0

Le tables de KARNAUGH respectives donnent:

J1 = E.Q0 K1 = E ⊕ Q0
J0 = E K0 = E = J0
S = E.Q1 .Q0

D’où le circuit:

Figure 3.21: Circuit Machine de Mealy

■

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3.7 Exercices Série 3 79

Exercice 3.2 Analyser le circuit séquentiel de la Figure 3.22 en respectant les étapes suivantes:
1. Équations caractéristiques des bascules
2. L’équation caractéristique de la sortie
3. Table d’états du circuit
4. Le diagramme d’états.

Figure 3.22: Circuit

Réponse:
1. Équations caractéristiques des bascules
− −
– Bascule A : Q+ A = D = (X + QA ).QB
− − −
– Bascule B : Q+ B = [Link] + [Link] avec J = (X ⊕ QA ) et K = X
− − −
⇒ Q+ B = (X ⊕ QA ).QB + [Link]
− − − − − − − − −
⇒ Q+ B = ([Link] + [Link] ).QB + [Link] = [Link] .QB + [Link] .QB + [Link]
− − − − − − − − − −
⇒ Q+ B = X.(QA .QB + QB ) + [Link] .QB = X.(QA .QB + QB ) + X.(QA + QB )
− − − − − − − −
⇒ Q+ B = X.(QA + QB ) + X.(QA + QB ) = X ⊕ (QA + QB ) = X ⊗ (QA + QB )
+ +
2. L’équation caractéristique de la sortie: Y = [Link] + [Link]
3. Table d’états du circuit
Etat Actuel Etat Futur
Q−A Q−B X Q+A Q+B Y
0 0 0 0 1 1
0 0 1 0 0 0
0 1 0 0 0 0
0 1 1 1 1 1
1 0 0 0 0 0
1 0 1 0 1 0
1 1 0 1 0 0
1 1 1 1 1 1

4. Le diagramme des états:

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80 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

Exercice 3.3 Concevoir un compteur asynchrone ascendant modulo 9 à l’aide de bascules J-K.
Réponse:
Ce compteur sera donc constitué de 4 bascules (B0, B1, B2, B3) dont les signaux de sorties effectuent
la séquence des combinaisons binaires (Q3Q2Q1Q0) suivantes: 0000 → 0001 → 0010 → 0011 →
0100 → 0101 → 0110 → 0111 → 1000 → 0000 · · ·

Figure 3.23: Circuit compteur asynchrone modulo 9

Le signal CLR = Q0.Q3 qui sera à 1 dès que Q0 = Q3 = 1, permet de forcer à 0 toutes les bascules dès
que l’affichache passe à Q0.Q1.Q2.Q3 = (1001)2 = 910 . ■

Exercice 3.4 Concevoir un compteur asynchrone descendant modulo 6.

Réponse:
Ce compteur sera donc constitué de 3 bascules dont les signaux de sorties Q0, Q1, Q2 effectuent la
séquence des combinaisons binaires (Q2Q1Q0) suivantes: 000 → 001 → 010 → 011 → 100 → 101 →
000 · · ·

Figure 3.24: Circuit compteur asynchrone modulo 6

Le signal CLR = Q1.Q2 permet de forcer à 0 toutes les bascules dès que l’affichache passe à
Q0.Q1.Q2 = (011)2 = 610 . ■

Exercice 3.5 Concevoir un compteur synchrone ascendant des nombres de 0 à 9 à l’aide de bascules
D.
Réponse: Le compteur doit compter de 0 à 9 ⇒ besoin de 4 bits ⇒ 4 bascules B0 , B1 , B2 , B3 .

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

3.7 Exercices Série 3 81

Etat Actuel Etat Futur Entrées Bascules

Q3 Q2 Q1 Q0 Q+3 Q+2 Q+1 Q+0 D3 D2 D1 D0
0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 1 0 0 1 0 0 0 1 0
0 0 1 0 0 0 1 1 0 0 1 1
0 0 1 1 0 1 0 0 0 1 0 0
0 1 0 0 0 1 0 1 0 1 0 1
0 1 0 1 0 1 1 0 0 1 1 0
0 1 1 0 0 1 1 1 0 1 1 1
0 1 1 1 1 0 0 0 1 0 0 0
1 0 0 0 1 0 0 1 1 0 0 1
1 0 0 1 0 0 0 0 0 0 0 0
1 0 1 0 x x x x φ φ φ φ
1 0 1 1 x x x x φ φ φ φ
1 1 0 0 x x x x φ φ φ φ
1 1 0 1 x x x x φ φ φ φ
1 1 1 0 x x x x φ φ φ φ
1 1 1 1 x x x x φ φ φ φ
Figure 3.25: Table des états et Entrées du compteur 0 à 9 avec bascules D
Les tables de KARNAUGH pour les entrées des bascules donnent:
D3 = Q2 .Q1 .Q0 + Q3 .Q1 .Q0 D2 = Q2 .(Q1 + Q0 ) D1 = Q1 .Q0 + Q3 .Q1 .Q0 D0 = Q0

De ces équations on tire facilement le circuit. ■

Exercice 3.6 Concevoir Un compteur ascendant de 0 à 9 à l’aide de bascules J-K.

Réponse: Le compteur doit compter de 0 à 9 ⇒ besoin de 4 bits ⇒ 4 bascules B0 , B1 , B2 , B3 .

Etat Actuel Etat Futur transitions Entrées Bascules

Q3 Q2 Q1 Q0 Q+ + + +
3 Q2 Q1 Q0 B3 B2 B1 B0 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 0 1 S0 S0 S0 T1 0 φ 0 φ 0 φ 1 φ
0 0 0 1 0 0 1 0 S0 S0 T1 T0 0 φ 0 φ 1 φ φ 1
0 0 1 0 0 0 1 1 S0 S0 S1 T1 0 φ 0 φ φ 0 1 φ
0 0 1 1 0 1 0 0 S0 T1 T0 T0 0 φ 1 φ φ 1 φ 1
0 1 0 0 0 1 0 1 S0 S1 S0 T1 0 φ φ 0 0 φ 1 φ
0 1 0 1 0 1 1 0 S0 S1 T1 T0 0 φ φ 0 1 φ φ 1
0 1 1 0 0 1 1 1 S0 S1 S1 T1 0 φ φ 0 φ 0 1 φ
0 1 1 1 1 0 0 0 T1 T0 T0 T0 1 φ φ 1 φ 1 φ 1
1 0 0 0 1 0 0 1 S1 S0 S0 T1 φ 0 0 φ 0 φ 1 φ
1 0 0 1 0 0 0 0 T0 S0 S0 T0 φ 1 0 φ 0 φ φ 1
1 0 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 0 1 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 0 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 0 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 1 1 x x x x x x x x φ φ φ φ φ φ φ φ

Table 3.8: Table des états et Entrées du compteur ascendant de 0 à 9 avec bascules J-K

Les tables de KARNAUGH pour les entrées des bascules donnent les équations et circuit suivants:
J3 = Q2 .Q1 .Q0 K3 = Q0 J2 = Q1 .Q0 K2 = Q1 .Q0 J1 = Q3 .Q0 K1 = Q0 J0 = 1 K0 = 1

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

82 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

Figure 3.26: Compteur ascendant de 0 à 9 (modulo 10) avec des bascules J-K
■

Exercice 3.7 Concevoir Un compteur descendant de 9 à 0 en utilisant des bascules J-K.

Réponse: Le compteur doit compter de 0 à 9 ⇒ besoin de 4 bits ⇒ 4 bascules B0 , B1 , B2 , B3 .

Etat Actuel Etat Futur transitions Entrées Bascules

Q3 Q2 Q1 Q0 Q+ + + +
3 Q2 Q1 Q0 B3 B2 B1 B0 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 0 1 0 0 1 T1 S0 S0 T1 1 φ 0 φ 0 φ 1 φ
0 0 0 1 0 0 0 0 S0 S0 S0 T0 0 φ 0 φ 0 φ φ 1
0 0 1 0 0 0 0 1 S0 S0 T0 T1 0 φ 0 φ φ 1 1 φ
0 0 1 1 0 0 1 0 S0 S0 S1 T0 0 φ 0 φ φ 0 φ 1
0 1 0 0 0 0 1 1 S0 T0 T1 T1 0 φ φ 1 1 φ 1 φ
0 1 0 1 0 1 0 0 S0 S1 S0 T0 0 φ φ 0 0 φ φ 1
0 1 1 0 0 1 0 1 S0 S1 T0 T1 0 φ φ 0 φ 1 1 φ
0 1 1 1 0 1 1 0 S0 S1 S1 T0 0 φ φ 0 φ 0 φ 1
1 0 0 0 0 1 1 1 T0 T1 T1 T1 φ 1 1 φ 1 φ 1 φ
1 0 0 1 1 0 0 0 S1 S0 S0 T0 φ 0 0 φ 0 φ φ 1
1 0 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 0 1 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 0 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 0 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 1 1 x x x x x x x x φ φ φ φ φ φ φ φ

Table 3.9: Table des états et Entrées du compteur descendant de 9 à 0 avec bascules J-K

Les tables de KARNAUGH pour les entrées des bascules donnent les équations et circuit suivants:
J3 = Q2 .Q1 .Q0 K3 = Q0 J2 = Q3 .Q0 K2 = Q1 .Q0 J1 = (Q3 + Q2 ).Q0 K1 = Q0 J0 = 1 K0 = 1

Figure 3.27: Compteur descendant de 0 à 9 (modulo 10) avec des bascules J-K ■

Exercice 3.8 Concevoir Un compteur ascendant des nombres impairs de 0 à 9 à l’aide de bascules
J-K.

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

3.7 Exercices Série 3 83

Réponse: Le compteur doit compter de 0 à 9 ⇒ besoin de 4 bits ⇒ 4 bascules B0 , B1 , B2 , B3 .

Etat Actuel Etat Futur transitions Entrées Bascules

Q3 Q2 Q1 Q0 Q+ + + +
3 Q2 Q1 Q0 B3 B2 B1 B0 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 0 x x x x x x x x φ φ φ φ φ φ φ φ
0 0 0 1 0 0 1 1 S0 S0 T1 S1 0 φ 0 φ 1 φ φ 0
0 0 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
0 0 1 1 0 1 0 1 S0 T1 T0 S1 0 φ 1 φ φ 1 φ 0
0 1 0 0 x x x x x x x x φ φ φ φ φ φ φ φ
0 1 0 1 0 1 1 1 S0 S1 T1 S1 0 φ φ 0 1 φ φ 0
0 1 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
0 1 1 1 1 0 0 1 T1 T0 T0 S1 1 φ φ 1 φ 1 φ 0
1 0 0 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 0 0 1 0 0 0 1 T0 S0 S0 S1 φ 1 0 φ 0 φ φ 0
1 0 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 0 1 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 0 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 0 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 1 1 x x x x x x x x φ φ φ φ φ φ φ φ

Table 3.10: Table des états et Entrées du compteur impair 0 à 9 avec bascules J-K

Les tables de KARNAUGH pour les entrées des bascules donnent les équations et circuit suivants:
J3 = Q2 .Q1 .Q0 K3 = Q0 J2 = Q1 .Q0 K2 = Q1 .Q0 J1 = Q3 .Q0 K1 = Q0 J0 = 1 K0 = 0

Figure 3.28: Compteur ascendant des nombres impairs de 0 à 9 (modulo 10) avec des bascules J-K
■

Exercice 3.9 Concevoir Un compteur ascendant des nombres pairs de 0 à 9 à l’aide de bascules J-K.
Réponse: Le compteur doit compter de 0 à 9 ⇒ besoin de 4 bits ⇒ 4 bascules B0 , B1 , B2 , B3 .

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

84 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

Etat Actuel Etat Futur transitions Entrées Bascules

Q3 Q2 Q1 Q0 Q+ + + +
3 Q2 Q1 Q0 B3 B2 B1 B0 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 1 0 S0 S0 T1 S0 0 φ 0 φ 1 φ 0 φ
0 0 0 1 x x x x x x x x φ φ φ φ φ φ φ φ
0 0 1 0 0 1 0 0 S0 T1 T0 S0 0 φ 1 φ φ 1 0 φ
0 0 1 1 x x x x x x x x φ φ φ φ φ φ φ φ
0 1 0 0 0 1 1 0 S0 S1 T1 S0 0 φ φ 0 1 φ 0 φ
0 1 0 1 x x x x x x x x φ φ φ φ φ φ φ φ
0 1 1 0 1 0 0 0 T1 T0 T0 S0 1 φ φ 1 φ 1 0 φ
0 1 1 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 0 0 0 0 0 0 0 T0 S0 S0 S0 φ 1 0 φ 0 φ 0 φ
1 0 0 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 0 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 0 1 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 0 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 0 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 1 1 x x x x x x x x φ φ φ φ φ φ φ φ

Table 3.11: Table des états et Entrées du compteur pair 0 à 9 avec bascules J-K

Les tables de KARNAUGH pour les entrées des bascules donnent les équations et circuit suivants:
J3 = Q2 .Q1 K3 = 1 J2 = Q1 K2 = Q1 J1 = Q3 K1 = 1 J0 = 0 K0 = 1

Figure 3.29: Compteur pair modulo 10 avec bascules J-K

■

Exercice 3.10 Concevoir puis réaliser un compteur qui réalise la séquence suivante:
0→2→1→4→3→7→5→8→6→9→0
Réponse: Le compteur doit compter de 0 à 9 ⇒ besoin de 4 bits ⇒ 4 bascules B0 , B1 , B2 , B3 .

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

3.7 Exercices Série 3 85

Etat Actuel Etat Futur transitions Entrées Bascules

Q3 Q2 Q1 Q0 Q+ + + +
3 Q2 Q1 Q0 B3 B2 B1 B0 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 0 0 0 1 0 S0 S0 T1 S0 0 φ 0 φ 1 φ 0 φ
0 0 0 1 0 1 0 0 S0 T1 S0 T0 0 φ 1 φ 0 φ φ 1
0 0 1 0 0 0 0 1 S0 S0 T0 T1 0 φ 0 φ φ 1 1 φ
0 0 1 1 0 1 1 1 S0 T1 S1 S1 0 φ 1 φ φ 0 φ 0
0 1 0 0 0 0 1 1 S0 T0 T1 T1 0 φ φ 1 1 φ 1 φ
0 1 0 1 1 0 0 0 T1 T0 S0 T0 1 φ φ 1 0 φ φ 1
0 1 1 0 1 0 0 1 T1 T0 T0 T1 1 φ φ 1 φ 1 1 φ
0 1 1 1 0 1 0 1 S0 S1 T0 S1 0 φ φ 0 φ 1 φ 0
1 0 0 0 0 1 1 0 T0 T1 T1 S0 φ 1 1 φ 1 φ 0 φ
1 0 0 1 0 0 0 0 T0 S0 S0 T0 φ 1 0 φ 0 φ φ 1
1 0 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 0 1 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 0 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 0 1 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 1 0 x x x x x x x x φ φ φ φ φ φ φ φ
1 1 1 1 x x x x x x x x φ φ φ φ φ φ φ φ

Figure 3.30: Table des états et Entrées du compteur avec bascules J-K

Les tables de KARNAUGH pour les entrées des bascules donnent:

J3 = Q2 .(Q1 ⊕ Q0 ) K3 = 1
J2 = Q3 ⊕ Q0 K2 = Q1 + Q0
J1 = Q0 K1 = Q2 + Q0
J0 = Q1 + Q2 K0 = Q1
d’où le circuit: Faire le circuit. ■

Exercice 3.11 Concevoir puis réaliser un compteur avec une commande X telle que:
1. Si X = 0, le compteur et ascendant: 0 → 1 → 2 → 3 → 0
2. Si X = 1, le compteur et descendant: 0 → 3 → 2 → 1 → 0
Réponse: Compte les nombres entre 0 et 3 ⇒ besoin de 2 bits ⇒ 2 bascules B0 et B1 .

Commande Etat Actuel Etat Futur Transitions

X Q1 Q0 Q+1 Q+0 Q1 Q0
0 0 0 0 1 S0 T1
0 0 1 1 0 T1 T0
0 1 0 1 1 S1 T1
0 1 1 0 0 T0 T0
1 0 0 1 1 T1 T1
1 0 1 0 0 S0 T0
1 1 0 0 1 T0 T1
1 1 1 1 0 S1 T0

Figure 3.31: Table des états et transitions

du compteur ascendant/descendant 2 bits

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

86 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

Commande Etat Actuel Transitions Entrées Bascules JK

X Q1 Q0 Q1 Q0 J1 K1 J0 K0
0 0 0 S0 T1 0 φ 1 φ
0 0 1 T1 T0 1 φ φ 1
0 1 0 S1 T1 φ 0 1 φ
0 1 1 T0 T0 φ 1 φ 1
1 0 0 T1 T1 1 φ 1 φ
1 0 1 S0 T0 0 φ φ 1
1 1 0 T0 T1 φ 1 1 φ
1 1 1 S1 T0 φ 0 φ 1

Figure 3.32: Table des transitions et entrées

du compteur ascendant/descendant 2 bits

Q1 Q0 00 01 11 10 Q1 Q0 00 01 11 10
X X
0 1 φ φ 1 0 φ 1 1 φ
1 1 φ φ 1 1 φ 1 1 φ
J0 = 1 K0 = 1 = J0

Q1 Q0 00 01 11 10 Q1 Q0 00 01 11 10
X X
0 0 1 φ φ 0 φ φ 1 0
1 1 0 φ φ 1 φ φ 0 1
J1 = XQ0 + XQ0 K1 = XQ0 + XQ0 = J1

Les deux bascules J-K se comportent comme des bascules T (J = K)

Figure 3.33: Circuit du compteur

synchrone ascendant/Descendant 2 bits

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

3.7 Exercices Série 3 87

Figure 3.34: Signaux du circuit compteur

synchrone ascendant/Descendant 2 bits
■

Exercice 3.12 Concevoir Un circuit qui détecte toute suite 10 d’une série de données quelconques à
l’aide de bascules J-K.
Réponse:
A tout instant Le circuit doit mémoriser les 2 derniers bits reçus afin de détecter la séquence 10 ⇒
besoin de 2 bascules JK (B1 et B2 ).
Entrée Etats Actuels Sortie Etats Futurs Transitions Table des Entrées
E Q1 Q2 S Q+1 Q+2 Q1 Q2 J1 K1 J2 K2
0 0 0 0 0 0 S0 S0 0 φ 0 φ
0 0 1 0 0 0 S0 T0 0 φ φ 1
0 1 0 0 0 1 T0 T1 φ 1 1 φ
0 1 1 0 0 1 T0 S1 φ 1 φ 0
1 0 0 1 1 0 T1 S0 1 φ 0 φ
1 0 1 1 1 0 T1 T0 1 φ φ 1
1 1 0 0 1 1 S1 T1 φ 0 1 φ

Q1 Q2 00 01 11 10 Q1 Q2 00 01 11 10
E E
0 0 0 φ φ φ 0φ 1 1
1 1 1 φ φ φ 1φ 0 0
J1 = E K1 = E = J1
La première bascule J-K se comporte comme une bascule D (K1 = J1 )
Q1 Q2 00 01 11 10 Q1 Q2 00 01 11 10
E E
0 0 φ φ 1 0 φ 1 0 φ
1 0 φ φ 1 1 φ 1 0 φ
J2 = Q1 K2 = Q1

La deuxième bascule J-K se comporte comme une bascule D (K1 = J1 )

Q1 Q2 00 01 11 10
E
0 0 0 0 0
1 1 1 0 0
S = E.Q1

Figure 3.35: Circuit du détecteur de la sequence 10

Université MOULOUD MAMMERI Tizi Ouzou B. DJAMAH

88 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

Exercice 3.13 Concevoir puis réaliser un compteur avec une commande X telle que:
– Si X = 1, le compteur est pair: 0 → 2 → 4 → 6 → 0 (Quel que soit son état présent le compteur
passe au nombre paire suivant)
– Si X = 0, le compteur est impair: 1 → 3 → 5 → 7→ 1 (Quel que soit son état présent le compteur
passe au nombre impaire suivant)
Réponse: Compte les nombres entre 0 et 6 ou de 1 à 7 ⇒ besoin de 3 bits ⇒ 3 bascules B0 , B1 et B2 .

Commande Etat Actuel Etat Futur Transitions

X Q2 Q1 Q0 Q2 k Q+ 1 Q+0 Q2 Q1 Q0
1 0 0 0 0 1 0 S0 T1 S0
1 0 0 1 0 1 0 S0 T1 T0
1 0 1 0 1 0 0 T1 T0 S0
1 0 1 1 1 0 0 T1 T0 T0 Compteur pair
1 1 0 0 1 1 0 S1 T1 S0
1 1 0 1 1 1 0 S1 T1 T0
1 1 1 0 0 0 0 T0 T0 S0
1 1 1 1 0 0 0 T0 T0 T0
0 0 0 0 0 0 1 S0 S0 T1
0 0 0 1 0 1 1 S0 T1 S1
0 0 1 0 0 1 1 S0 S1 T1
0 0 1 1 1 0 1 T1 T0 S1
0 1 0 0 1 0 1 S1 S0 T1 Compteur impair
0 1 0 1 1 1 1 S1 T1 S1
0 1 1 0 1 1 1 S1 S1 T1
0 1 1 1 0 0 1 T0 T0 S1

Commande Etat Actuel Transitions Entrées bascules J-K

X Q2 Q1 Q0 Q2 Q1 Q0 J2 K2 J1 K1 J0 K0
1 0 0 0 S0 T1 S0 0 φ 1 φ 0 φ
1 0 0 1 S0 T1 T0 0 φ 1 φ φ 1
1 0 1 0 T1 T0 S0 1 φ φ 1 0 φ
1 0 1 1 T1 T0 T0 1 φ φ 1 φ 1
1 1 0 0 S1 T1 S0 φ 0 1 φ 0 φ
1 1 0 1 S1 T1 T0 φ 0 1 φ φ 1
1 1 1 0 T0 T0 S0 φ 1 φ 1 0 φ
1 1 1 1 T0 T0 T0 φ 1 φ 1 φ 1
0 0 0 0 S0 S0 T1 0 φ 0 φ 1 φ
0 0 0 1 S0 T1 S1 0 φ 1 φ φ 0
0 0 1 0 S0 S1 T1 0 φ φ 0 1 φ
0 0 1 1 T1 T0 S1 1 φ φ 1 φ 0
0 1 0 0 S1 S0 T1 φ 0 0 φ 1 φ
0 1 0 1 S1 T1 S1 φ 0 1 φ φ 0
0 1 1 0 S1 S1 T1 φ 0 φ 0 1 φ
0 1 1 1 T0 T0 S1 φ 1 φ 1 φ 0

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

3.7 Exercices Série 3 89

Q1Q0 00 01 11 10 Q1Q0 00 01 11 10
XQ2 XQ2
10 0 0 1 1 10 φ φ φ φ
11 φ φ φ φ 11 0 0 1 1
01 φ φ φ φ 01 0 0 1 0
00 0 0 1 0 00 φ φ φ φ
J2 = Q1 Q0 + XQ1 K2 = J2 = Q1 Q0 + XQ1

Q1Q0 00 01 11 10 Q1Q0 00 01 11 10
XQ2 XQ2
10 1 1 φ φ 10 φ φ 1 1
11 1 1 φ φ 11 φ φ 1 1
01 0 1 φ φ 01 φ φ 1 0
00 0 1 φ φ 00 φ φ 1 0
J1 = X + Q0 K1 = J1 = X + Q0

Q1Q0 00 01 11 10 Q1Q0 00 01 11 10
XQ2 XQ2
10 0 φ φ 0 10 φ 1 1 φ
11 0 φ φ 0 11 φ 1 1 φ
01 1 φ φ 1 01 φ 0 0 φ
00 1 φ φ 1 00 φ 0 0 φ
J0 = X K0 = J0 = X

D’où le circuit:

Figure 3.36: Circuit du compteur pair/impair

Exercice 3.14 Donner le circuit du compteur 3 bits, qui suivant une commande C doit donner la
séquence binaire:
– Si C= 0 : 0, 2, 4, 6, 0. . . . (Séquence des nombres pairs)
– Si C= 1 : 1, 3, 5, 7, 1. . . . (Séquence des nombres impairs)
Qui si par exemple, au départ C=0 (respectivement C=1), on laisse le compteur fonctionner un moment
et à l’instant T, au moment où le compteur affiche le nombre pair N (respectivement le nombre impair
M), on met C=1 (respectivement C=0), alors il doit passer au nombre impair N-1 (respectivement pair
M+1).
Réponse:
■

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90 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

Exercice 3.15 Réaliser un circuit logique acceptant en son entrée E une suite binaire quelconque et
qui met à 1 sa sortie X dès qu’il détecte la séquence 101 en son entrée
Réponse:

Figure 3.37: Machine de mealy pour detecteur de la séquence ’101’

Exercice 3.16 Faire la synthèse de l’automate de la Figure 3.38 ci-dessous en utilisant des bascules
JK, selon les étapes suivantes :

Figure 3.38: Bascule J-K

1. Dresser la table de vérité et d’excitation de la bascule J-K suivante (Figure 3.39).

Figure 3.39: Bascule J-K

2. Donner la table des états, des sorties, et des transitions correspondantes.

3. Donner les équations simplifiées des entrées des bascules et de la sortie S.
4. Dessiner le schéma du circuit logique correspondant.
Réponse:
1. Table de vérité de la bascule J-K:

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

3.7 Exercices Série 3 91

H ou Clk Clr Pr J K Q
↓ 1 0 x x 0 Mise à 0 forcée
↓ 0 1 x x 1 Mise à 1 forcée
↓ 0 0 0 0 Q- Mémorisation
↓ 0 0 0 1 0 Mise à 0
↓ 0 0 1 0 1 Mise à 1
↓ 0 0 1 1 Q- Complémentation
La table des excitations (ou des entrées J K) est la suivante:
Q− Q+ Transition J K
0 0 S0 0 φ
0 1 T1 1 φ
1 0 T0 φ 1
1 1 S1 φ 0
2. Synthèse de l’automate:
L’automate possède quatre états A, B, C, D ⇒ Utilisation de deux bascules J-K notées B1 et B0 ,
donnant le codage binaire suivant correspondant aux sorties respectives des bascules B1 B0 pour
chacun des états.
A = 00, B = 01, C = 10, D = 11

Entrée Etat actuel Etat Futur Transitions Sortie Entrées bascules

X Q−1 Q−0 Q+1 Q+0 B1 B0 Y J1 K1 J0 K0
0 0 0 0 1 S0 T1 1 0 φ 1 φ
0 0 1 1 0 T1 T0 1 1 φ φ 1
0 1 0 1 1 S1 T1 0 φ 0 1 φ
0 1 1 0 0 T0 T0 1 φ 1 φ 1
1 0 0 1 1 T1 T1 0 1 φ 1 φ
1 0 1 0 0 S0 T0 1 0 φ φ 1
1 1 0 0 1 T0 T1 0 φ 1 1 φ
1 1 1 1 0 S1 T0 0 φ 0 φ 1

Equations simplifiées des entrées: Les tables de KARNAUGH donnent les résultats suivants:
Y = X.Q1 + X.Q0 + Q1 .Q0 J1 = K1 = X ⊕ Q0 J0 = K0 = 1
3. On déduit le circuit suivant:

Figure 3.40: Circuit correspondant

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92 Chapitre 3. SYNTHESE D’UN CIRCUIT SEQUENTIEL (AUTOMATE)

Exercice 3.17
1. Dresser la table de vérité de la bascule JK donnée en Figure 3.41.

Figure 3.41: Bascule J-K

2. En utilisant cette bascule, réaliser un compteur asynchrone modulo 5.

3. Soit le diagramme logique réalisé avec des bascules JK correspondant à la Figure 3.42

Figure 3.42: Circuit correspondant

(a) Écrire la table de vérité (transition) des sorties Q0, Q1, Q2 en partant de l’état initial 000.
(b) A quoi correspond ce diagramme ?
Réponse:
1. Table de vérité de la bascule J-K:

H ou Clk Clr Pr J K Q
↓ 1 0 x x 0 Mise à 0 forcée
↓ 0 1 x x 1 Mise à 1 forcée
↓ 0 0 0 0 Q- Mémorisation
↓ 0 0 0 1 0 Mise à 0
↓ 0 0 1 0 1 Mise à 1
↓ 0 0 1 1 Q- Complémentation
2. Compteur asynchrone modulo 5.

B. DJAMAH Université MOULOUD MAMMERI Tizi Ouzou

3.7 Exercices Série 3 93

Figure 3.43: Compteur synchrone modulo 5

On note que la sortie M de la porte NAND est mise à 0 dès que les sorties Q0 et Q2 du circuit se
mettent à 1 (Valeur 5). A cet instant les bascules sont forcées à 0 par le biais de leur Mise à zéro
forcée notée R0 , R1 et R2 (La valeur 5 est immédiatement remplacée par 0).
■

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III
LES CIRCUITS INTÉGRÉS

4 Présentation des circuits intégrés . . . . . . . . . . . . . . . . . . . . . . . . . . . 97

4.1 Caractéristiques des circuits intégrés
4.2 Etude des caractéristiques du circuit intégré 7432 (portes OR ou OU)
 4. Présentation des circuits intégrés

4.1 Caractéristiques des circuits intégrés

Définition 4.1.1 Le circuit intégré (CI), aussi appelé puce électronique, est un composant électronique
reproduisant une ou plusieurs fonctions électroniques plus ou moins complexes, intégrant souvent
plusieurs types de composants électroniques de base dans un volume réduit, rendant le circuit facile à
mettre en œuvre.
Il existe une très grande variété de circuits intégrés divisés en deux grandes catégories:
1. Circuits intégrés analogiques.
2. Circuits intégrés numériques.
Une caractéristique des circuits intégrés est leur échelle d’intégration qui définit le nombre de portes
par boîtier dans le cas des circuits intégrés numériques (une porte comporte en moyenne une dizaine de
transistors):
– SSI (Small Scale of Integration ou échelle d’intégration petite): Le nombre de portes intégré dans
ce type de circuits intégrés est généralement inférieur à 12,
– MSI (Medium Scale of Integration ou échelle d’intégration moyenne): Dans ce type de circuits
intégrés on peut trouver entre 12 à 99 portes,
– LSI (Large Scale of Intégration ou échelle d’intégration grande): de 100 à 9 999 portes,
– VLSI (very large scale of integration ou échelle d’intégration très grande): de 10 000 à 99 999
portes,
– ULSI (Ultra Large Scale of Integration ou échelle d’intégration ultra grande): 100 000 et plus
portes.
Aujourd’hui, le nombre de portes intégrées croit d’une manière exponentielle (plusieurs dizaines de
millions de portes pour un microprocesseur).
Pour utiliser un circuit intégré, il faut toujours se référer à sa fiche technique (Data sheet) qui définit ses
différentes broches (entrées, sorties, alimentation, masse . . . ) et son fonctionnement.

4.2 Etude des caractéristiques du circuit intégré 7432 (portes OR ou OU)

Le circuit intégré 7432 fait partie de la série des circuits intégrés 7400 utilisant la technique TTL
(Transistor Transistor Logic ou Logique Transistor Transistor) ce qui signifie que les fonctions de logique
et d’amplification sont assurées par des transistors.
Ce circuit est composé de quatre portes logiques indépendantes OU (OR) à deux entrées (Figure 4.1).

Figure 4.1: Description d’un circuit intégré

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98 Chapitre 4. Présentation des circuits intégrés

Les signaux au niveau des différentes broches sont:

• Alimentation Vcc doit être de 4,75 Volts et 5,25 Volts
• Les niveaux logiques en entrée:
– Niveau logique 0 = de 0 à 0,8 V
– Niveau logique 1 = de 2,0 à 5,0 V
– Niveau logique indéterminé = de 0,8 à 2,0 V (fonctionnement incorrect)
• Les niveaux logiques en sortie:
– Niveau logique 0 = de 0 à 0,4 V
– Niveau logique 1 = de 2,4 à 5,0 V
– Niveau logique indéterminé = de 0,4 à 2,4 V (fonctionnement incorrect)
Figure ?? donne une vue de La fiche technique du circuit intégré 7432. Figure ?? donne une vue de La

Figure 4.2: Fiche technique du circuit intégré SN7432

fiche technique du circuit intégré SN7408 (Quadruple portes AND). Figure ?? donne une vue de La fiche
technique du circuit intégré SN7402.

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4.2 Etude des caractéristiques du circuit intégré 7432 (portes OR ou OU) 99

Figure 4.3: Fiche technique du circuit intégré SN5408

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100 Chapitre 4. Présentation des circuits intégrés

Figure 4.4: Fiche technique du circuit intégré SN7402

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