Circuits Numériques Séquentiels

LES BASCULES
Flip-Flop ou Latch

BRS - N3/U3 - Jan 2005 - Bascules 1/17

 Objectifs
A la fin de ce chapitre, vous devez être capable:

D’expliquer et de retrouver la table de vérité des principales

bascules synchrones et asynchrones (RS, D, JK ..)

D’expliquer le principe du maître-esclave

De définir et d’utiliser les spécifications dynamiques des

bascules (temps de propagation, de setup, de hold, fmax ...)

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Sommaire
1. Définitions

2. Les bascules asynchrones

3. Les bascules synchrones actives sur état

4. Les bascules synchrones actives sur front

5. Caractéristiques dynamiques des bascules

6. Synthèse

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 1. Définitions

Logique séquentielle
La combinaison des sorties ne dépend pas seulement de celle des entrées
mais aussi de l’état précédent des sorties.
Types de circuits
Astable: le circuit ne possède pas d’état stable (oscillateur)
Monostable: le circuit possède un état stable et un état fugitif de durée déterminée
déclenché par un évènement particulier (trigger)
Bistable: le circuit possède deux états stables (mémoire)

Circuits synchrones et asynchrones

X(t) Z(t) X(t) Z(t)

Bloc Bloc
combinatoire combinatoire
Y(t) y(t) Y(t) y(t)

t
Asynchrone Synchrone
Horloge (CLK)

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 2. Les bascules asynchrones

Circuit minimal
Bascule: circuit bistable

0 1 il faut un moyen de fixer l’état désiré

!
1 0

La bascule RS

R S Qn Qn
R Q 1 0 0 1
0 1 1 0
Q 0 0 Qn-1 Qn-1 état mémoire
S
1 1 0 0
combinaison
! indésirable
S (SET): mise à 1
R (RESET): mise à 0

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 2. Les bascules asynchrones

forçage =inverseur
R=1 Q=0 R=0 Q=1

S=0 Q=1 S=1 Q=0

=inverseur forçage

R=0 R=0 Qn=0

Qn=1

Qn=0 S=0 Qn=1

S=0

forçage
R=1 Q=0
!
S=1 Q=0
forçage

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 2. Les bascules asynchrones

La bascule RS
R S Qn Qn
S Q 0 1 0 1
1 0 1 0
R Q 1 1 état mémoire
Qn-1 Qn-1
0 0 1 1
combinaison
! indésirable
Application de la bascule RS: circuit anti-rebonds

VDD VDD 1
S
0 Q
0

Q 1
R
VDD 0

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 2. Les bascules asynchrones

La bascule JK
J K Qn Qn
toutes les combinaisons
S 0 1 0 1 ! sont valides
J Q 1 0 1 0
0 0 Qn-1 Qn-1 état mémoire
K R Q état mémoire
1 1 Qn-1 Qn-1

Qn+1 = J Qn + K Qn

Limitations des bascules asynchrones

Fonctionnement asynchrone: la sortie réagit "immédiatement" à l’entrée

Les entrées doivent donc rester stables

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 3. Les bascules synchrones actives sur état

Principe

CLK inactif: la bascule est isolée (il faut s’assurer

qu’elle se trouve en configuration mémoire)
Bascule
élémentaire CLK actif: la bascule fonctionne normalement

CLK Rmq: "actif" ne signifie pas nécessairement

! au niveau haut (1)

Bloc de base: la bascule RS synchrone

CLK = 0, R et S indifférents car NA1 et NA2 imposent
un état R = S = 1 et par conséquent:
NA1
S Qn = Qn-1 (état mémoire)
S
Q CLK = 1: fonctionnement classique de la bascule car
NA1 et NA2 se comportent en inverseurs
CLK
Q ! la bascule est transparente: la sortie réagit "immé-
R R diatement" à l’entrée lorsque CLK=1
NA2

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 3. Les bascules synchrones actives sur état

La bascule JK synchrone

S CLK = 0, J et K indifférents : Qn = Qn-1 (état mémoire)

J
Q
CLK = 1: fonctionnement classique de la bascule
CLK
K Q
R
! CLK = 1: la bascule est transparente
La bascule D synchrone
D Q
(S) D CLK Qn
D
CLK Q X 0 Qn-1
CLK Q
1 1 1
Q 0 1 0
actif à
(R)
l’état bas
D (Data) = donnée

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 3. Les bascules synchrones actives sur état

Inconvénient des bascules synchrones actives sur état (exemple de la bascule D)

CLK

D
!
Q

La transition en sortie semble déclenchée par un front d’horloge

La sortie peut évoluer pendant le temps où CLK = 1

! les entrées doivent rester stables lorsque CLK = 1

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 3. Les bascules synchrones actives sur état

Entrées d’initialisation
PRESET = 0, CLEAR = 1 Q=1

PRESET = 1, CLEAR = 0 Q=0

PRESET

PRESET = 1, CLEAR = 1 bascule normale

S Q

CLK Les entrées d’initialisation sont asynchrones

R Q

R P
CLEAR Q
S
exemple de la bascule RS
CLK Q
C

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 4. Les bascules synchrones actives sur front

Bascules maître-esclave (exemple de la bascule D)

Principe: maître et esclave travaillent en alternance
maître esclave

D D Q D Q Q
(M) (E)
CLK CLK Q CLK Q Q

CLK

D QM D QM
QM Q
Elimine la nécessité d’avoir des entrées stables lorsque CLK est actif
Dans cet exemple, la donnée apparaît en Q (et Q) lors du front montant de CLK
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 5. Caractéristiques temporelles des bascules

Temps de propagation

50%
CLK Transition active de l’horloge

Q ou Q
Temps écoulé entre la transition ACTIVE sur l’horloge (CLK)
Q ou Q et un changement d’état sur une sortie (Q ou Q)
tPLH
tPHL

Durée d’impulsion (pulse duration)

tCKL et tCKH doivent permettre aux bascules
50% maître et esclave de se positionner correctement
CLK
tCKH tCKL
t ckw = ------1------
f max
tCKW

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 5. Caractéristiques temporelles des bascules

Temps de prépositionnement (setup time, tsu) et de maintien (hold time, th)

Transition active de l’horloge

donnée stabilisée
CLK

donnée non stabilisée

D
tsu
th

tsu et th permettent à la bascule maître d’effectuer

sa transition vers un état mémoire avec des données
d’entrée stables

tsu et th ne sont pas nécessairement égaux, th peut être nul

La transition active de l’horloge n’est pas obligatoirement un front montant

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 5. Caractéristiques temporelles des bascules

Fréquence maximale d’horloge dans un circuit comportant des bascules

DATA Q1 Fonction logique D2

D Q D Q
B1 combinatoire B2
MCLK CLK Q délai = tcomb CLK Q

MCLK Au minimum: t1 = tsu

DATA D(n) D(n+1) TCLK min = tP + tcomb + tsu

Q1 D(n) D(n+1) fmax = (TCLK min)-1

D2 D(n) D(n+1)
tsu tP tcomb t1

TCLK
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 6. Synthèse

entrée active à l’état bas

R P R P R P
Q Q Q
S S S
sortie complémentée
CLK Q CLK Q CLK Q
C C C

horloge active sur état horloge active sur front (descendant)

horloge active sur front (montant)

Bascule avec horloge active sur état = latch (verrou)

Bascule avec horloge active sur front = Flip-Flop

Dans une bascule, il n’y a pas de relation temporelle directe entre les entrées (R, S, J, K ou D) et
la sortie Q. Les temps caractéristiques sont définis par rapport à l’horloge CLK:
tsu, th entre CLK et les entrées de données (R S, J, K ou D)
tP entre CLK et les sorties Q et Q
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