Chapitre 55 Latchs

Chapitre Latchs et
etbascules
bascules Types de
Types de synchronisation
synchronisation

• Synchronisation sur front

1. Types de synchronisation
2. Définitions ƒ Front montant ou front descendant
3. Latch R-S ƒ C’est ce qu’on a vu jusqu’à maintenant.
4. Latch R-S avec signal enable • Synchronisation sur niveau
5. Latch D ƒ Il suffit d’appliquer le niveau convenable (0 ou 1 logique)
6. Bascule D appelé niveau actif pour que la sortie puisse changer.
7. Bascule J-K

1 2
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55

Définitions
Définitions Latch R’-S’
Latch R’-S’

• Bascules: élément de mémoire, constitué d’un ensemble de (a) S_L

(b)
portes logiques à deux états stables. or S Q S_L R_L Q QN

0 0 1 1
Bascules (multivibrateurs* bistables) 0 1 1 0
1 0 0 1
R_L QN 1 1 last Q last QN
or R
Synchrones (flip flop) Asynchrones (loquet ou latch)
(c)
Exemple de pièces: 74LS279 S Q

R Q
* Multivibrateur bistable => 2 états stables p. 537, fig. 7-9
Multivibrateur monostable => 1 état stable
Multivibrateur astable => aucun état stable
3 4
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55
 Deux états stables (mémoire) quand /S=/R=1:

S_L 1 0 Mise à 1 de l’élément de mémoire:

or S Q
1

0 S_L R_L Q QN S_L 0 1 S_L R_L Q QN

R_L QN or S Q
1 0 0 1 1
0 0 1 1
or R 1 0 1 1 0
0
0 1 1 0
S_L 1 1 0 0 1
1 1 0 0 1
or S Q 1 1 last Q last QN 1
R_L QN 1 1 last Q last QN
0 0
or R 1
1
R_L QN
or R 1 0
5 6
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55

Mise à 0 de l’élément de mémoire:

Lorsque S’=R ’=0:

S_L 1 S_L 0
0 S_L R_L Q QN 1 S_L R_L Q QN
or S Q or S Q
0 0 1 1 0 0 1 1
1 1
0 1 1 0 0 1 1 0
1 0 0 1 1 0 0 1
0 1 1 last Q last QN
1
R_L QN R_L QN 1 1 last Q last QN
1 1
or R 0 or R 0

7 8
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55
 Latch R’-S’
Latch R’-S’ Lorsque S’=R ’=0:

• R’=0 et S’=0 représente un état indésirable S_L 0 →1 1 S_L R_L Q QN

car: or S Q
1 0 0 1 1
1. On a Q et /Q = 1 0 1 1 0
1 0 0 1
1
2. L’état de sortie de la bascule est R_L
1
QN 1 1 last Q last QN

conditionné par l’entrée qui revient à 1 en or R 0 →1

premier => résultats imprévisibles Si /R et /S passe à 1 en même temps, le résultat de Q et /Q

est fonction de la porte qui aura le plus petit délai => non prévisible

9 10
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55

Si la porte du haut possède le plus petit délai alors Q=0 et /Q=1 Si la porte du bas possède le plus petit délai alors Q=1 et /Q=0

S_L 0 →1 1 →0 S_L R_L Q QN

S_L 0 →1 1 S_L R_L Q QN
or S Q or S Q
1 0 0 1 1 1 →0 0 0 1 1
0 1 1 0 0 1 1 0
1 →0 1 0 0 1 1 1 0 0 1
R_L QN 1 1 last Q last QN R_L QN 1 1 last Q last QN
1 1→0
or R 0 →1 or R 0 →1

11 12
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55
 Règle d’or
Règle d’or Latch R-S
Latch R-S

Latch R-S: élément de mémoire construit à partir de deux

• Afin d’éviter les résultats non prévisibles (non portes NON-OU:
déterministe), les entrées doivent changer une
R S R Q QN
à la fois, laissant suffisamment de temps entre Q
0 0 last Q last QN
deux entrées successives pour permettre des 0 1 0 1
états stables (c’est de la que proviennent le 1 0 1 0
1 1 0 0
temps de stabilisation et de maintien). S
QN
(a) (b)

Copyright © 2000 by Prentice Hall, Inc.

Digital Design Principles and Practices, 3/e
p. 535, fig. 7-5
13 14
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55

Latch R-S
Latch R-S Latch R-S
Latch R-S

(1)
S Q S Q S Q R

R QN R Q R QN (2)

Q
(a) (b) (c)
tpLH(SQ) tpHL(RQ) tpw(min)
Copyright © 2000 by Prentice Hall, Inc.
Digital Design Principles and Practices, 3/e
p. 536, fig. 7-7 p. 537, fig. 7-8

15 16
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55
 Latch R-S
Latch R-S avec
avecsignal
signal enable
enable Latch R-S
Latch R-S avec
avecsignal
signal enable
enable

(a) S 1 (b)
S R C Q QN
Ignored since C is 0. Ignored until C is 1.
Q S
0 0 1 last Q last QN
C 0 1 1 0 1
R
0 1 0 1 1 0
QN 1 1 1 1 1
C
R x x 0 last Q last QN
1
Q

(c) QN

S
Q
p. 538, fig. 7-10 C
R
Q p. 538, fig. 7-11

17 18
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55

Latch D
Latch D avec
avecsignal
signalenable
enable(74LS75)
(74LS75) Latch D
Latch D avec
avec signal
signal enable
enable

But: enlever l’entrée R=S=1 de la table de vérité du latch

R-S S R C Q QN
0 0 1 last Q last QN En réalité on D
0 1 1 0 1
1 0 1 1 0 enlève les lignes
C
1 1 1 1 1
x x 0 last Q last QN
1 et 4
Q
D
Q
C D Q QN Copyright © 2000 by Prentice Hall, Inc.
Digital Design Principles and Practices, 3/e
1 0 0 1 D Q
C
1 1 1 0 C Q
QN 0 x last Q last QN p. 539, fig. 7-13
(a) (b) (c)

Copyright © 2000 by Prentice Hall, Inc.

Digital Design Principles and Practices, 3/e
p. 539, fig. 7-12 19 20
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55
 Latch D
Latch D avec
avec signal
signal enable
enable Bascule D
Bascule D

D
• Positive-edge triggered D flip-flop

(a)
1 1 1 (b) (c)
C QM D CLK Q QN
D D Q D Q Q
(1) (2) (3) (4) (5) 0 0 1 D Q
C C Q QN
Q 1 1 0 CLK Q

x 0 last Q last QN
CLK
x 1 last Q last QN
tpHL(DQ) tpHL(CQ) thold
0→1 1→ 0 0→1
tpLH(CQ) tpLH(DQ) tpLH(DQ) tsetup

Figure 7-15, page 540

p. 539, fig. 7-14

21 22
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55

Bascule D
Bascule D Bascule D
Bascule D

D • Negative-edge triggered D flip-flop

1 1 1
CLK
D CLK_L Q QN
D D Q D Q Q
C C
0 0 1
Q QN
Q 1 1 0 D Q

x 0 last Q last QN CLK Q

CLK_L
x 1 last Q last QN
thold (a) (b) (c)
tpLH(CQ) tpHL(CQ) tsetup
1→0 0→1

Figure 7-17, page 541 Figure 7-18, page 542

23 24
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55
 Bascule D
Bascule D (signaux
(signaux de
de contrôle
contrôle asynchrones)
asynchrones) Bascule D
Bascule D 74LS74
74LS74

(b) PR_L
D

(a) Q

PR
D Q

CLK Q
CLR QN

CLK

CLR_L

Copyright © 2000 by Prentice Hall, Inc.

Figure 7-19, page 542 Digital Design Principles and Practices, 3/e Figure 7-12, page 543

25 26
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55

Bascule J-K
Bascule J-K Latch J-K
Latch J-K àà partir
partir d’un
d’un latch
latch R’-S’
R’-S’

• On a tout d’abord construit un latch J-K à partir d’un latch

R-S, pour la même raison qu’on a construit un latch D à J Q
partir d’un latch R-S (i.e. éliminer la ligne 1 de la table de
vérité). C
• Ensuite, on a rendu synchrone le latch J-K => bascule J-K.
K /Q
• La bascule J-K est plus ancienne que la bascule D, et
comparativement à cette dernière, aujourd’hui on l’utilise
de moins en moins.
Si à l’initialisation on a Q≠/Q alors
27 impossible d’avoir en même temps 0 28
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 sur les deux fils, donc Q=/Q=1.
 Bascule J-K
Bascule J-K ààpartir
partir d’une
d’une bascule
bascule D
D Bascule J-K
Bascule J-K

(a) (b) (c)

J K CLK Q QN J
J Q
x x 0 last Q last QN
J CLK K
D Q Q x x 1 last Q last QN K
Q

K 0 0 last Q last QN
CLK Q QN CLK
0 1 0 1
CLK 1 0 1 0 Q
1 1 last QN last Q
Copyright © 2000 by Prentice Hall, Inc.
Digital Design Principles and Practices, 3/e

Figure 7-28, page 547 Figure 7-29, page 548

29 30
INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55

BasculeJ-K
Bascule J-K(74LS109)
(74LS109)
Attention
Attention

(a) (b) PR_L

EN
EN Q

T Q T

CLR_L Q
Q

p. 549, fig. 7-33 CLK QN

(a) (b)
1 J
Q J
D Q Q Q
T CLK
T CLK Q QN Q QN
K
K_L

p. 549, fig. 7-32 31 32

INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 INF2501Logique
INF2501 LogiqueÉlectronique,
Électronique,Chap.
Chap.55 Figure 7-30, page 548