5.
1 Systèmes
5.1 Systèmes combinatoires
combinatoires vsvs systèmes
systèmes
Chapitre 55 Introduction
Chapitre Introduction àà la
la bascule
bascule D
D
séquentiels
séquentiels
1. Systèmes combinatoires vs systèmes • Circuit combinatoire: Un circuit sera dit combinatoire si les signaux de sortie
séquentiels dépendent uniquement de la combinaison des entrées à un moment donné
(exemple: exemple 1 du labo. no 1 ainsi que le sommateur de 2 mots de 1 bit).
2. Fronts montants, fronts descendants et
rapport cyclique
• Circuit séquentiel: Un circuit sera dit séquentiel si les signaux de sortie
3. Principe de fonctionnement de la bascule D. dépendent de la combinaison des entrées, de la séquence des combinaisons
4. Bascule D avec signaux de contrôle précédentes de ces entrées et de l'état initial du circuit. Ce type de circuit
asynchrones possède donc une mémoire. Un circuit séquentiel contient soit des éléments
5. Bascule D 74LS74 et registre D 4 bits introduisant des délais (exemple 1 avec bascule du labo. no 1), soit des
74LS175 éléments de mémoire (à titre d'exemple, le registre).
6. Compteurs 2bits et 4 bits
1 2
INF2501Logique
INF2501 LogiqueÉlectronique,
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Chap.55 INF2501Logique
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Chap.55
5.2 Fronts
5.2 Fronts montants,
montants, fronts
fronts descendants
descendants et
et
Revenons à notre additionneur 4 bits en cascade (ripple
rapport cyclique
rapport cyclique adder)
• Le moment exact où la sortie change d’état est commandé par un signal que
l’on appelle couramment signal d’horloge 2 registre 4 bits en entrée (X et Y) CLK
x3 y3 x2 y2 x1 y1 x0 y0
Signaux d ’horloge a) actif haut b) actif bas CLK
(a) state changes occur here CLK’
X Y X Y X Y X Y
Front montant CLK c4 COUT CIN
c3
COUT CIN
c2
COUT CIN
c1
COUT CIN c0
tH tL period = t per S S S S
Figure 7-1 tper frequency = 1 / t per 1 registre
duty cycle = t H / t per s3 s2 s1 s0 1bit en
page 531 1 registre
entrée (c0)
1bit en
(b) state changes occur here
sortie (c4) 1 registre 4 bits en sortie (S) CLK’
Front CLK_L
descendant Les registres d’entrées sont contrôlés par le front montant de CLK
tL tH
tper
et les registres en sortie par le front montant de CLK’
duty cycle = t L / t per
3 4
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Chap.55 INF2501Logique
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Chap.55
5.2 Fronts
5.2 Fronts montants,
montants, fronts
fronts descendants
descendants et
et
5.3 Principe
5.3 Principe de
de fontionnement
fontionnement d’une
d’une bascule
bascule D
D
rapport cyclique
rapport cyclique
• Délai entre le front montant de CLK et celui de CLK’ doit être supérieur au • Positive-edge triggered D flip-flop
délai maximal pour passer dans le sommateur.
(a) (b)
QM D CLK Q QN
D D Q D Q Q
• C’est à partir de cette relation qu’on détermine la période d’horloge d’un 0 0 1
C C Q QN
système numérique. 1 1 0
x 0 last Q last QN
CLK
x 1 last Q last QN
(c)
D Q
Figure 7-15, page 540 CLK Q
5 6
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Chap.55 INF2501Logique
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Chap.55
5.3 Principe
5.3 Principe de
de fontionnement
fontionnement d’une
d’une bascule
bascule D
D 5.3 Principe
5.3 Principe de
de fontionnement
fontionnement d’une
d’une bascule
bascule D
D
D • Temps de stabilisation (tsetup ou tsu): l’intervalle qui
précède immédiatement le front montant du signal
CLK
d’horloge, pendant lequel l’entrée D doit être stable et
gardée au niveau approprié.
Q
• Temps de maintien (thold ou th): l’intervalle qui succède
tpLH(CQ) tpHL(CQ)
thold
tsetup
immédiatement le front montant du signal d’horloge,
pendant lequel l’entrée D doit être stable et gardée au
Figure 7-17, page 541
niveau approprié.
7 8
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Chap.55 INF2501Logique
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Chap.55
5.3 Principe
5.3 Principe de
de fontionnement
fontionnement d’une
d’une bascule
bascule D
D 5.4 Bascule
5.4 Bascule D
D signaux
signaux de
de contrôle
contrôle asynchrones
asynchrones
• Negative-edge triggered D flip-flop (b) PR_L
D
(a) Q
D CLK_L Q QN
D D Q D Q Q
PR
C C
0 0 1 D
Q QN Q
1 1 0 CLK Q
CLR QN
x 0 last Q last QN
CLK_L
x 1 last Q last QN
(a) (b) CLK
CLR_L
D Q
Figure 7-19, page 542 Copyright © 2000 by Prentice Hall, Inc.
Digital Design Principles and Practices, 3/e
CLK Q
Figure 7-18, page 542 (c)
9 10
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Chap.55
5.5 Registre
5.5 Registre D
D 44 bits
bits
5.5 Bascule
5.5 Bascule D
D 74LS74
74LS74 1D
(4)
D Q
(2)
1Q
Copyright © 2000 by Prentice Hall, Inc.
Digital Design Principles and Practices, 3/e
(3)
CLK Q 1Q_L
CLR (a)
(5) (7)
2D D Q 2Q
(6)
CLK Q 2Q_L
CLR
74x175
(b) 9
CLK
(12) (10) 1
3D D Q 3Q CLR
2
(11) 4 1Q
CLK Q 3Q_L 1D 3
1Q
CLR 7
5 2Q
2D 6
2Q
10
12 3Q
3D
Figure 7-12, page 543 (13) (15) 11
4D D Q 4Q 3Q
15
(14) 13 4Q
(9) CLK Q 4Q_L 4D 14
CLK 4Q
CLR
(1)
CLR_L
11 12
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Chap.55 INF2501Logique
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Chap.55
Figure 8-8, page 671
INF2501 INF2501
5.6 Compteurs
5.6 Compteurs 22 bits
bits et
et 44 bits
bits 5.6 Compteurs
5.6 Compteurs 22 bits
bits
• 2 bascules D suffissent à construire un compteur 2
bits
• 4 bascules D suffissent à construire un compteur 4
bits
13 14
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Chap.55 INF2501Logique
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Chap.55
5.6 Compteurs
5.6 Compteurs 22 bits
bits et
et 44 bits
bits
5.6 Compteurs
5.6 Compteurs 22 bits
bits et
et 44 bits
bits
• Diagramme temporel d’un compteur 4 bits
• Suite dans ViewLogic (exemple suivi no. 2)
CLK
QA
QB
QC
QD
RCO
COUNT 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0
Figure 8-33, page 698 15 16
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