Electronique 

2ème année
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Cours sur la synthèse de fréquence 
par PLL et DDS 
 Généralités sur la synthèse de fréquence

 La PLL et son fonctionnement : PLL analogique et numérique

 Synthèse de fréquence par PLL et DDS ‐ Comparaison
Laurent BECHOU, Gérard COUTURIER
Professeur ‐ IUT Bordeaux – Département GEii
Email : [Link]@ims‐[Link] 1
1‐ Généralités sur la synthèse de fréquence
Effectuer la synthèse de fréquence, c’est générer à partir d’un oscillateur maître
de grande stabilité, d’autres fréquences plus faibles ou plus grandes mais
avec la même précision relative.
• La génération par boucle à verrouillage PLL (« Phase‐Locked Loop ») permet
de générer des fréquences plus grandes que la fréquence de
l’oscillateur maître. L’inconvénient réside dans le temps de commutation
d’une fréquence à une autre.

• La génération par synthèse numérique directe DDS

(« Direct Digital Synthesis ») permet de générer seulement des fréquences
inférieures à la fréquence de l’oscillateur maître. L’avantage réside dans le
faible de temps de commutation d’une fréquence à une autre.

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1‐ Généralités sur la synthèse de fréquence
Les boucles à verrouillage de phase sont principalement utilisées pour : 
1) la récupération d’un signal porteur 
2) générer, à partir d’une horloge de référence de fréquence fH, une ou 
M
plusieurs autres fréquences telle que :            où M et N sont des entiers
.f H
N
On pourrait générer des fréquences avec un oscillateur à quartz mais au‐delà 
de qqes GHz, on ne sait pas tailler des cristaux de quartz suffisamment fins.

Parallel resonant Disque de quartz synthétique

Fréquence de  1 q 1
fr  Quartz à qqes GHz  tq<< 1 µm !
résonance 2 q t q
Une horloge de qqes GHz est fabriquée à partir d’une horloge à quartz avec 
fH = q.q.10MHz et d’une boucle à verrouillage de phase avec M/N >> 1.

Les générateurs de signaux utilisent également des boucles à verrouillage de 
phase ou, de plus en plus, des DDS pour les générateurs basses fréquences. 3
1‐ Généralités sur la synthèse de fréquence : 
La PLL au service des télécommunications

g(t) s(t)

Rôle du récepteur => récupérer le signal utile (la voix par ex.) en régénérant une 
porteuse pour la multiplier par le signal émis 
• Sans la PLL : 
Signal en réception (après le multiplieur) 
=> g(t)  [A.m(t).cos(pt)].p(t) = [A.m(t).cos(pt)].Acos(pt‐)
* si  = 0 => Signal après le filtre passe‐bas => s(t)  [A².m(t)/2]
* mais si  = /2 => Signal après le filtre passe‐bas => s(t) = 0 !!
• Rôle de la PLL : Eviter s(t) = 0 en verrouillant la phase de la porteuse régénérée 
en réception. On asservit la phase d’un oscillateur à celle d’un signal de référence. 4
2‐ La PLL et son fonctionnement : structure et types de PLL
Les éléments constitutifs d’une PLL :
 Un comparateur de phase
 Un filtre passe‐bas
 Un oscillateur contrôlé en tension

Le comparateur de phase peut être :

• Soit un circuit mutiplieur et on parle de PLL analogique
• Soit une fonction logique (ex : OU exclusif, bascules RS, comparateur logique à
3 états, type « charge‐pump») et on parle de PLL numérique
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2‐ La PLL analogique : éléments constitutifs de base
Le comparateur de phase analogique = un circuit multiplieur

u(t) filtre passe-

bas

v(t)

Filtre passe‐bas = filtre idéal
F0 : fréquence libre du VCO (pente infinie)
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 2‐ La PLL analogique : fonctionnement en régime statique
S(f) Spectre du signal d’entrée U(f) Spectre du signal après le multiplieur
(transitoirement : Fe  FS)

f f
Fe Fe‐ Fs FC Fe+ Fs

u(t) filtre passe-

bas
u ( t )  A cos(e t ).B cos(S t  )
v(t) 
kAB
[cos((e  S ) t  )  cos((e  S ) t  )]
2

V(f) Spectre du signal après le filtre
En condition d’accrochage 
(régime statique) :
Fs = Fe et f(VC)
f
Rq : varie généralemt autour de /2 Fe‐ Fs Fe+ Fs
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2‐ La PLL analogique : plage de capture et de verrouillage

• Dans la plage de capture, la fréquence du VCO finit toujours par être égale à la
fréquence de référence à l’entrée, les signaux d’entrée et du VCO sont déphasés.
• Dans la plage de verrouillage, hors plage de capture, la fréquence du VCO est :
‐ Soit égale à la fréquence d’entrée
‐ Soit égale à sa fréquence libre F0
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2‐ La PLL analogique : plage de capture et de verrouillage
kAB
u ( t )  A cos(e t ).B cos(S t  )  [cos((e  S ) t  )  cos((e  S ) t  )]
2
• Si Fe < FVcmin ou Fe > FVcmax et |Fe ‐ F0| > Fc

FVCO = F0
Acos(2Fet)  u(t) filtre passe-
bas

v(t)

Bcos(2F0t‐) 

U(f)

VC = 0
=> Pas de relation 
entre  et Fe 
car pas de verrouillage !
f
FC Fe‐ Fs Fe+ Fs

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2‐ La PLL analogique : plage de capture et de verrouillage
kAB
u ( t )  A cos(e t ).B cos(S t  )  [cos((e  S ) t  )  cos((e  S ) t  )]
2
• Si FVcmin < Fe < FVcmax et |Fe ‐ F0| < Fc

FVCO = Fe
Acos(2Fet)  u(t) filtre passe-
bas

v(t)

Bcos(2Fet‐) 

Verrouillage et VC = [Link]/2
U(f) =>  = Arccos(2VC/AB)
Rq : Si Fe = F0 => 
= /2 et VC = 0

max
f /2
0 FC 2Fe
min
VC
VC F0‐FC VC F0+FC
0
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2‐ La PLL numérique : éléments constitutifs de base

Filtre passe‐bas = filtre idéal
F0 : fréquence libre du VCO (pente infinie)
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2‐ La PLL numérique : plage de capture et de verrouillage
Le comparateur de phase = un OU exclusif
plage de verrouillage
plage de 
accrochage de la boucle sur 
des harmoniques
capture

f0

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 2‐ La PLL numérique : accrochage de la boucle

f2

f0
fréquence VCO

f
f0 2

fréquence propre : 

f1 f2 fréquence facteur d’amortissement : 
d’entrée 13
2‐ La PLL numérique : réponse à un changement de fréquence

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2‐ La PLL numérique : cas de dysfonctionnement

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2‐ La PLL numérique : réponse à diverses excitations en entrée

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 3‐ Synthèse de fréquence par PLL

OUT

Les deux fréquences à l’entrée du comparateur de phase sont égales, d’où  :

fs fosc
avec 
fs fosc
• Le pas de fréquence est égal à fosc/R
• Le temps de basculement d’une fréquence à l’autre (ex : N passe de 2 à 3) 
dépend de la constante de temps du filtre passe‐bas. 
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3‐ Synthèse de fréquence par PLL: intégration d’une PLL numérique

(NXP Semiconductors)

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18
 4‐ Synthèse de fréquence par DDS

1/fc
La fréquence fout dépend :
• de la fréquence fc de l’horloge de référence
• du pas de la table des sinus 
t

Pour un même fréquence fc d’horloge si la table contient dans un cas, 8 valeurs de sinus et
dans l’autre cas, 16 valeurs , la fréquence fout est 2 fois plus faible quand 16 valeurs sont lues.
C’est un système peu flexible car pour changer la fréquence avec fc = Cte, il faut alors changer la
table des sinus → Intérêt de la DDS
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 4‐ Synthèse de fréquence par DDS : Un générateur de 
signaux numériques

f
M f0  M c
2n

2n = nombre de valeurs de sinus 
stockées dans une ROM
M = paramètre de lecture

• Si M=1, toutes les valeurs de la table sont lues et f0=fc/2n.

• Si seulement une valeur sur 2 est lue alors f0=2fc/2n, etc …
• La ROM contient 2n valeurs de sinus.
• En pratique, il n’est pas nécessaire de mémoriser les valeurs
sur 360° mais seulement sur 90°.
• En pratique, fH < 1 GHz 20
 4‐ Synthèse de fréquence par DDS : un exemple de circuit

• Accumulateur de phase 32 bits
• Table de 212 valeurs de  sinus 
• Conversion N‐A sur 10 bits
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4‐ Synthèse de fréquence par DDS : limites sur fOUT
1,1 MHz 3,1 MHz

5,1 MHz 9,1 MHz

Forte distorsion !

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4‐ Synthèse par PLL et DDS : Comparaison

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4‐ Synthèse par PLL et DDS : Comparaison

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