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Synthèse VHDL : Décodeur et MUX

Ce document décrit la conception d'un circuit numérique en VHDL. Il contient la description d'un décodeur binaire-7 segments et de multiplexeurs, ainsi que le code VHDL associé. L'exercice demande de décrire ces blocs et le circuit global en VHDL structurel.

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Ce document décrit la conception d'un circuit numérique en VHDL. Il contient la description d'un décodeur binaire-7 segments et de multiplexeurs, ainsi que le code VHDL associé. L'exercice demande de décrire ces blocs et le circuit global en VHDL structurel.

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TD2 : Synthèse VHDL

Exercice 1

Soit le circuit de la figure 1, constitué par un décodeur qui permet la conversion de


données binaires en une forme se prêtant à un affichage numérique vers un afficheur 7
segments. Cet afficheur à une entrée de verrouillage notée « S » contrôlée par le circuit
du bloc CMD.

Sa
En1

Sb

Sc
En2
Décodeur
Sd
Binaire / 7 segments

En3 Se

Sf

En4 Sg

CMD

E1
E2 MUX
S
C
MUX
E3 MUX
E4

E5 sel1 sel2

Figure 1

1- Le décodeur (figure 2) permet de convertir les dix chiffres de 0 à 9 présentées


dans le tableau 1. Si l’entrée de verrouillage « S » est égale à ‘0’ les sorties des

1
segments Sa, Sb, Sc, Sd, Se, Sf, Sg seront étend, sinon si l’entrée « S » est égale à
‘1’ le décodeur fonctionne normalement.
Donner la description en VHDL du bloc nommé Décodeur ayant les entrées (A0,
A1, A2, A3), les sortie (Sa, Sb, Sc, Sd, Se, Sf, Sg) et l’entrée de verrouillage
« S ».

A3

A2

Entrées binaires Sorties


A0 A1 A2 A3
0 0 0 0
1 0 0 0
0 1 0 0
1 1 0 0
0 0 1 0
1 0 1 0
0 1 1 0
1 1 1 0
0 0 0 1
1 0 0 1

2- Donner la description en VHDL du bloc nommé MUX (figure 2) en utilisant des


instructions en mode séquentiel.

2
Figure 2

3- A partir des questions 1 et 2, déduit la description VHDL de type structurelle du circuit


de la figure 1.

Exercice 2

On veut réaliser le circuit de la figure 4.

1- Donner la description structurelle en VHDL du bloc nommé MUX


2- Donner le code VHDL du bloc circuit
3- A partir des questions 1 et 2, déduit la description VHDL de type structurelle du
circuit de la figure 3.
4- A partir de la question 3, proposer le code VHDL générique de type structurel du
circuit de la figure 4.

circuit
Mux
X
Load
Z
S
Y

W
C

Figure 3.

3
Figure 4.

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