Technologie et conception des

Circuits Intégrés Numériques

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Chapitre 2: Introduction à la conception
CMOS VLSI
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Chapitre1:

1. Introduction

2. Conception du circuit

3. Retards

4. Réseaux logiques
 Introduction
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Les concepteurs de puces font face à un éventail de choix ahurissant

• Quelle est la meilleure topologie de circuit pour une fonction?
• Combien d'étapes de logique donnent le moins de retard?
• Quelle doit être la largeur des transistors? manipulation des signaux
électriques,

L'effort logique est une méthode pour prendre ces décisions

• Utilise un modèle simple de retard
• Permet des calculs à l'envers de l'enveloppe
• Aide à faire des comparaisons rapides entre les alternatives
• Souligne les symétries remarquables
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Chapitre1:

1. Introduction

2. Conception du circuit

3. Retards

4. Réseaux logiques
 Flux de conception de puce
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 Niveaux de conception
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Indépendance technologique
Vue HDL

Dépendance technologique
Vue Netlist

Vue physique
Dépendance technologique
 Styles de conception de circuits
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2 styles

Design Conception
personnalisé automatique
 Styles de conception de circuits
8 Design personnalisé Conception automatique
Travail humain supplémentaire pour de
meilleures performances Cette méthode utilise des outils de synthèse pour
choisir le circuit topologies et tailles de porte.
• Le concepteur a la flexibilité de créer des cellules
au niveau du transistor • La synthèse prend beaucoup moins de temps
que l'optimisation manuelle tracés et schémas
• Ou choisisir dans une bibliothèque de cellules de dessin, mais est généralement limité à une
prédéfinies. bibliothèque fixe de cellules CMOS statiques.

• Cette méthode produit des circuits plus lents que

• Quelle technologie? conçu par un designer qualifié.
CMOS statique
Porte de transmission • Les circuits synthétisés sont normalement
Circuit Domino logiquement corrects en construction, mais une
Toute autre famille logique vérification du moment est toujours nécessaire.

• Quelle topologie? • Les performances peuvent être améliorées en

NAND, NOR, INV ou portes complexes définissant des directives pour outil de synthèse
afin de résoudre le retard des chemins critiques.
Taille des transistors des portes logiques
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Chapitre1:

1. Introduction

2. Conception du circuit

3. Retards

4. Réseaux logiques
 Définitions des délais
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tcdr: délai de contamination croissant: De l'entrée traversant VDD / 2 à la sortie

montante traversée VDD / 2
tcdf : retard de contamination en baisse: De l'entrée traversant VDD / 2 à la sortie
descendante traversée VDD / 2
tcd: délai de contamination moyen: tcd = (tcdr + tcdf) / 2
tpd: temps de retard de propagation: temps maximum entre l'entrée traversant 50% et la
sortie traversant 50%
tcd: temps de retard de contamination: temps minimum entre l'entrée traversant 50% et la
sortie traversant 50%
trf= (tr + tf) / 2
tr: temps de montée: De la sortie traversant 0,2 VDD à 0,8 VDD
tf: temps de chute: De la sortie traversant 0,8 VDD à 0,2 VDD
 Estimation du retard
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Son objectif est la conception de puces rapides.

• Utiliser une approche systématique de la sélection de la topologie et du
dimensionnement des portes;
• Un modèle de délai simple, rapide et facile à utiliser.
• Le modèle de retard doit être suffisamment précis pour que s'il prédit que le circuit a est
significativement plus rapide que le circuit b, alors le circuit a est vraiment plus rapide.

Modèle de retard
• complexité de la porte;
• la capacité de charge;
• capacité parasite.
 Modèle de retard
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Le modèle de retard introduit un «effort de chemin» numérique qui permet au
concepteur de comparer deux topologies facilement sans dimensionnement ni
simulation. Ce modèle permet de choisir le meilleur nombre de étapes des portes et pour
sélectionner chaque taille de porte dans afin de minimiser les retards.
Utilisez des circuits équivalents pour les transistors MOS
• Interrupteur idéal + capacité et résistance ON
• L'unité nMOS a une résistance R, une capacité C
• L'unité pMOS a une résistance 2R, une capacité C
Capacité proportionnelle à la largeur et Résistance inversement proportionnelle à la largeur

Modèles de retard RC
 Retard dans les portes logiques
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Le modèle décrit les retards causés par la charge capacitive que la porte logique
pilote et par la topologie de la porte logique.
Lorsque la charge augmente, le retard augmente, mais le retard dépend également
de la fonction logique de la porte.

Les inverseurs, les portes logiques les plus simples,

pilotent le mieux les charges et sont souvent utilisés
comme amplificateurs pour piloter des grandes
capacités.
 Retard dans les portes logiques
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Porte NAND à 2 entrées

Les portes logiques qui calculent d'autres fonctions
nécessitent plus de transistors, dont certains sont
connectés en série, ce qui les rend plus pauvres que
les inverseurs au niveau du courant de commande.

Une porte NAND a plus de retard qu'un inverseur avec des

tailles de transistors similaires qui pilote la même charge.
 Retard dans les portes logiques
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Pour modéliser le retard si une porte logique

Premièrement, isoler les effets d'un processus de fabrication de circuit intégré particulier en
exprimant tous les retards en termes d'une «unité τ» de base propre à ce processus.
Τ est le retard d’un inverseur pilotant un inverseur identique sans parasites.
On exprime ainsi le retard absolu comme le produit d'un retard sans unité de la porte d et de l'unité
de retard qui caractérise un processus donné:

Délais express dans une unité indépendante du processus

 Retard dans les portes logiques
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Le retard a deux composants

Fanout dépend de la capacité de charge, et pas
seulement du nombre de portes pilotées.

Retard d’effort f = gh (proportionnel à la charge sur la sortie de la porte)

• Encore une fois, deux composants
• Le retard d'effort dépend de la charge et des propriétés de la porte logique pilotant la charge.

g: effort logique (g est déterminé par la structure de la porte)

• g capture les propriétés de la porte logique,
• g ≡ 1 pour inverseur

h: effort électrique = Cout / Cin

• Rapport de sortie sur capacité d'entrée
• Parfois appelé fanout, h caractérise la charge
 Retard dans les portes logiques
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Retard parasite p
Représente le retard de la porte sans charge
les retards parasites sont donnés comme des multiples du retard parasite d'un inverseur.
Une valeur typique pour pinv est de 1,0 unité de retard. pinv est une fonction forte des
capacités de diffusion dépendant du processus.

Effort logique

La formulation du retard implique quatre paramètres:

Le paramètre de processus τ représente la vitesse des transistors de base.
Le retard parasite p exprime le retard intrinsèque de la porte dû à sa propre capacité interne, qui
est largement indépendante de la taille des transistors de la porte logique.
 Retard dans les portes logiques
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La méthode de l'effort logique est un moyen simple d’estimer le retard dans un circuit
CMOS.

• Nous pouvons sélectionner le candidat le plus rapide en comparant les estimations de

retard de différentes structures logiques.

• La méthode peut spécifier le nombre approprié des étapes logiques.

• La méthode permet une évaluation précoce du conception et fournit un bon point de

départ pour les optimisations supplémentaires.
 Retard dans les portes logiques
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Inverseur ≡ un circuit RC,

avec:
R est la résistance du PMOS ou bien du transistor NMOS
C est la capacitance CL:
Où:
Cint est une capacitance interne qui provient des capacitances de l’inverseur seulement,
Cext est une capacitance externe qui provient du circuit auquel la sortie est branchée.
Délai d’un inverseur
Le délai tp de propagation c’est le temps mesuré afin d’obtenir une variation de 50% à la
sortie. Ce délai de propagation d’une transition haut à bas :

Inversement, on obtient:

Le délai de propagation de l’inverseur est défini par :

 Retard dans les portes logiques
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Inverseur NAND2 NOR2

 Retard dans les portes logiques
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Effet de l’entrée sur le délai

 Retard dans les portes logiques
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 Retard dans les portes logiques
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 Retard dans les portes logiques
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 Retard dans les portes logiques
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Exercice d’application

Soit la fonction suivante:

1. Comment réalise-t-on cette fonction en technologie CMOS?

2. Dimensionner cette porte logique
 Retard dans les portes logiques
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L'effort électrique, h, combine les effets de charge externe, qui établit Cout, avec les tailles des transistors
dans la porte logique, qui établissent Cin.
L'effort logique g exprime les effets de la topologie du circuit sur le retard sans tenir compte de la charge
ou de la taille du transistor.
Ainsi, on peut observer que «l'effort logique» est utile car il ne dépend que de la topologie du circuit.
DEF: «l'effort logique est la capacité d'entrée supplémentaire qu'une porte doit présenter pour fournir le
même courant de sortie qu’un inverseur.» (Sutherland)
Portes NAND et NOR avec des largeurs relatives de
• Mesure à partir des tracés de retard et de distribution transistor choisis pour des courants de sortie à peu
• Ou estimer en comptant les largeurs de transistors près égaux.
un inverseur a un effort logique de 1
 Retard dans les portes logiques
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Estimation du retard NAND à 2 entrées

 Retard dans les portes logiques
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 Retard dans les portes logiques
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Exemple d’AND à 8 entrées

 Retard dans les portes logiques
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Retard Elmore
Les transistors ON ressemblent à des résistances
Réseau Pullup ou pulldown modélisé comme échelle RC
Retard Elmore de l'échelle RC
 Retard dans les portes logiques
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Délai de contamination
Le délai dans le meilleur des cas (contamination) peut être sensiblement inférieur au délai de
propagation.
Ex: si les deux entrées tombent simultanément, la sortie doit être tirée vers le haut en deux fois moins
de temps
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Chapitre1:

1. Introduction

2. Conception du circuit

3. Retards

4. Réseaux logiques
 Réseaux logiques à plusieurs étages
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PMOS à enrichissement
Effort logique de chemin

Effort électrique de chemin

Effort de chemin
 Réseaux logiques à plusieurs étages
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Pouvons- nous écrire F=GH?

Non, considérez les chemins qui se branchent

 Réseaux logiques à plusieurs étages
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Effort de ramification
Tient compte de la ramification entre les étapes du chemin

Chemin d’effort
 Réseaux logiques à plusieurs étages
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Retard d'effort de chemin

Retard parasite de chemin

Retard de chemin
 Réseaux logiques à plusieurs étages
37 Conception de circuits rapides

Le retard est le plus petit lorsque chaque étape porte le même effort

Ainsi, le retard minimum du chemin de N étages est

 Réseaux logiques à plusieurs étages
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Tailles de porte Quelle devrait être la largeur des portes pour le moins de retard?

Exemple: chemin en 3 étapes Sélectionnez les tailles de porte x et y pour le moins de retard de A à B
 Réseaux logiques à plusieurs étages
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 Réseaux logiques à plusieurs étages
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Trouver les tailles
 Réseaux logiques à plusieurs étages
Résumé
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 Réseaux logiques à plusieurs étages
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Méthode d’effort logique