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Compteur/Décompteur 8 bits VHDL FPGA

Ce document décrit un TP sur la conception d'un compteur/décompteur synchrone à 8 bits en VHDL devant être implémenté sur une carte FPGA Spartan 3E. Il détaille les objectifs, le fonctionnement du compteur/décompteur et les étapes du travail à réaliser.

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Compteur/Décompteur 8 bits VHDL FPGA

Ce document décrit un TP sur la conception d'un compteur/décompteur synchrone à 8 bits en VHDL devant être implémenté sur une carte FPGA Spartan 3E. Il détaille les objectifs, le fonctionnement du compteur/décompteur et les étapes du travail à réaliser.

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Université Blida 1

Faculté de Technologie
Département d’Electronique
Master 2 AII

TP n°2: Implémentation en VHDL d'un


compteur/décompteur synchrone à 8 bits sur une carte
SPARTAN 3E
Objectifs :
Ecriture du code VHDL d’un compteur/décompteur 8 bits
Implémentation sur FPGA SPARTAN 3E

Soit un compteur/décompteur 8 bits synchrone sur front montant avec les signaux suivants :

CK - horloge.
RST - reset – signal de remise à zéro du compteur asynchrone avec l’horloge (actif
bas).
LOAD - signal de commande synchrone de chargement du compteur (actif haut).
SENS - à l’état bas, le circuit décompte à chaque transition montante de l’horloge,
- à l’état haut, le circuit compte à chaque transition montante de l’horloge.
EN - enable – permet au compteur de compter/décompter s’il est à la masse (actif
bas)
Din - donnée à charger dans le compteur/décompteur (sur 8 bits) quand la
commande LOAD est active
Dout - sortie sur 8 bits

RST SENS
CK
LOAD

Din Compteur/décompteur Dout


8 bits

EN

Les signaux CK, SENS, RST, EN et LOAD sont de type std_logic.


Les signaux Din et Dout sont des std_logic_vector .

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Travail à faire :
1. Ecrire le code VHDL correspondant.
2. Ecrire le programme de test de ce compteur.
3. Simuler.
4. Faire la synthèse de ce code VHDL.
 Regarder le circuit logique obtenu
 Regarder le rapport de synthèse et vérifier le nombre des bascules obtenus et la
fréquence maximale de fonctionnement
5. Effectuer le placement routage.
6. Effectuer la simulation du compteur 8 bits placé et routé. Comparer avec la simulation
fonctionnelle du compteur (code VHDL).
 Trouver la fréquence maximale de fonctionnement de votre compteur (une
indication est donnée dans le rapport après synthèse, mais n’oubliez pas que lors
de la synthèse les temps de propagation sur les interconnexions ne sont pas pris en
compte).
 Faites fonctionner le compteur à une fréquence très grande, pour bien le voir
décroché (il ne compte plus correctement).

7. Implémenter le compteur 8 bits sur le FPGA. Placer :


 Din sur les switch
 RST, LOAD, SENS, EN sur les bottons poussoirs
 Dout sur les LEDs
 CK à ralentir à 1-3Hz (horloge de la maquette à 50MHz). Concevoir votre
circuit diviseur d’horloge en VHDL.

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