PLD
DISPOSITIVOS LOGICOS
PROGRAMABLES
(PROGRAMMABLE LOGIC DEVICE)
ES UN CHIP LSI QUE
CONTIENE UNA ESTRUCTURA
DE CIRCUITO REGULAR,
PERO QUE PERMITE AL
DISEÑADOR ADECUARLO
PARA UNA APLICACIÓN
ESPECIFICA.
JOHN WAKERLY
CIRCUITO DE 2 NIVELES
MATRIZ DE MATRIZ DE
CONEXIÓN CONEXIÓN
AND OR
MATRICES DE CONEXION
APLICACIÓN AL CIRCUITO
PLD COMBINACIONALES
ROM
MEMORIA DE SOLO
LECTURA
(READ ONLY MEMORY)
MEMORIA ROM
EN ESTE
CASO LA
MATRIZ OR
SE
MUESTRA
SIN
CONEXION
MATRIZ AND FIJA MATRIZ OR PROGRAMABLE
MEMORIA ROM
DECODIFICADOR
MEMORIA ROM
MEMORIA ROM PROGRAMABLE
POR MASCARA
CUAL
QUEES
SENTIDO
LA FUNCION
TIENE DE
LA CADA
FUNCION
SALIDA
H? ?
MEMORIA ROM
VISION TIPO FUNCION
MEMORIA ROM
0011
0110
1111
1010
VISION TIPO MEMORIA
MEMORIA PROM
MEMORIA PROGRAMABLE POR EL USUARIO
INICIALMENTE VIENE GRABADA CON TODAS LAS
CONEXIONES, LAS QUE ESTAN REPRESENTADAS POR LOS
PUNTOS DE CRUCE.
PUNTOS DE CRUCE
CADA PUNTO DE CRUCE ESTA FORMADO POR UN FUSIBLE EN
SERIE CON UN DIODO
LA PROGRAMACION SE REALIZA QUEMANDO FUSIBLES, LO
QUE EQUIVALE A GRABAR CEROS.
INICIALMENTE LA MEMORIA VIENE GRABADA CON UNOS EN
TODAS LAS CONEXIONES.
MEMORIA PROM
A FIN DE SIMPLIFICAR EL DISEÑO SE REPRESENTA UNA
SOLA LINEA INGRESANDO EN LAS COMPUERTAS
MEMORIA PROM
CODIGO X
A 2 5 B
3 4 0 F
E C 1 6
9 7 8 D
PROGRAME UN TRASCODIFICADOR HEXADECIMAL-X EN LAS
SALIDAS F G H I , Y SU INVERSO EN LAS SALIDAS J K L M
MEMORIA PROM
CODIGO X
A 2 5 B
3 4 0 F
E C 1 6
9 7 8 D
PROGRAME UN TRASCODIFICADOR HEXADECIMAL-X EN LAS
SALIDAS F G H I , Y SU INVERSO EN LAS SALIDAS J K L M
MEMORIA ROM A DIODOS
UTILIZANDO DIODOS ES
POSIBLE REALIZAR UNA
CONEXIÓN “O
CABLEADA”
LA PRESENCIA DE UN
DIODO EQUIVALE A UN
“1”, Y SU AUSENCIA A
UN “0”.
LAS MEMORIAS PROM
SIN GRABAR POSEEN
DIODOS EN TODAS LAS
CONEXIONES
PLA
MATRICES LOGICAS
PROGRAMABLES
(PROGRAMMABLE LOGIC ARRAY)
PLA
ES UNA MATRIZ AND PROGRAMABLE
QUE ENLAZA CON UNA MATRIZ OR
TAMBIEN PROGRAMABLE
A DIFERENCIA DE LA ROM LA MATRIZ
AND DE UNA PLA NO CONTIENE
TODOS LOS MINITERMINOS POSIBLES
PERMITE IMPLEMENTAR VARIAS
FUNCIONES PREVIAMENTE
SIMPLIFICADAS
PLA
SE PUEDE IMPLEMENTAR CUALQUIER
CIRCUITO DE TIPO SUMA DE PRODUCTOS
SUJETO A LAS LIMITACIONES DEL TAMAÑO
DEL DISPOSITIVO.
LIMITACIONES
NUMERO DE ENTRADAS (N)
NUMERO DE SALIDAS (M)
NUMERO DE PRODUCTOS (P)
PLA
PLA DE 4 x 3 CON 6 TERMINOS PRODUCTO
PLA
¿ ES POSIBLE CONSTRUIR UN TRASCODIFICADOR BCD
ENTONCES,
AHORA, CONSTRUYALO
ANALICELO
NATURAL A BCD AIKEN CON UNA PLA DE 4 x 4 Y 6 P ?
PLA
82S100 DE SIGNETICS ES UN PLA DE 16 x 48 x 8
MATRIZ AND 2 x 16 x 48 = 1536 FUSIBLES
MATRIZ OR 48 x 8 = 384 FUSIBLES
PAL
MR
DISPOSITIVO LOGICO DE
MATRIZ PROGRAMABLE
(PROGRAMMABLE ARRAY LOGIC)
MR DE ADVANCED MICRO DEVICES (AMD)
PAL
EN LOS DISPOSITIVOS PAL
SOLAMENTE LA MATRIZ AND ES
PROGRAMABLE
EN FORMA SIMILAR A LAS PLA NO
CONTIENE TODOS LOS TERMINOS
PRODUCTO POSIBLES
LA ASIGNACION DE LOS PRODUCTOS
A LAS OR DE SALIDA PUEDE SER
SIMETRICA O ASIMETRICA
PAL
PERMITEN REDUCIR LA CANTIDAD DE
FUSIBLES RESPECTO DE LAS PLA
PERMITEN LA IMPLEMENTACION DE
FUNCIONES LOGICAS PREVIAMENTE
SIMPLIFICADAS
TECNOLOGIA BIPOLAR
TTL O ECL
(LOGICA DE EMISORES ACOPLADOS)
PAL
PAL 4 12 4
PAL DE
4 ENTRADAS
12 TERMINOS
PRODUCTO
4 SALIDAS
LA DISTRIBUCION DE
LOS PRODUCTOS ES
ASIMETRICA
PAL
PAL 4 12 4
CONSTRUIR UN
TRASCODIFICADOR
BCD NAT A BCD
AIKEN
¿ CUANTOS FUSIBLES
TIENE LA PAL DE LA
FIGURA ?
PAL
PAL 4 12 4
¿ CUANTOS FUSIBLES
TIENE LA PAL DE LA
FIGURA ?
LA CANTIDAD DE
FUSIBLES ESTA
DETERMINADA SOLO
POR LOS DE LA
MATRIZ AND
2xNxP
2 x 4 x 12 = 92
PAL PEQUEÑOS
Part Number = PAL14L4
Description = Fuse-Programmable Array Logic Device (FPAL) –
Small Half-Power PAL
Manufacturer = National Semiconductor
Number of Inputs = 14
Prod. Terms Max. = 4
No. of Outputs = 4
t(PLH) Maximum (S) = 45n
Output Config = Totem-Pole
Logic Modes = Combinator
Nom. Supp (V) = 5.0
Package = DIP
Pins = 20
Military = N
Technology = TTL
DIBUJE EL ESQUEMA CIRCUITAL
PAL 14 L 4
PAL MEDIANOS
POSEEN MAYOR CANTIDAD DE PRODUCTOS (TIPICO 64)
PERMITEN CONFIGURAR LA POLARIDAD DE SALIDA
MEDIANTE INVERSORES CONTROLADOS
SE INTERCALAN BUFFERS TRI STATE DE SALIDA
CONTROLADOS DESDE LA MATRIZ AND
INCLUYEN REALIMENTACION DE SALIDAS TRI STATE,
TRANSFORMANDOLAS EN ENTRADAS PROGRAMABLES
PERMITEN LA CONSTRUCCION DE CIRCUITOS DE MAS
DE DOS NIVELES
CONFIGURACION DE LA POLARIDAD
DE SALIDA
SALIDAS TRI STATE
CONFIGURABLES
LINEAS DE ENTRADA/SALIDA POR
REALIMENTACION
EJEMPLO
SIMPLE
PAL CON
REALIMENTA
CION
PAL5H4
CARACTERISTICAS
3 ENTRADAS
2 SALIDAS
BIDIRECCIONALES
2 SALIDAS ACTIVAS
EN ALTO (UNA DE
ELLAS
CONFIGURABLE)
EJERCICIO
UTILIZAR LA PAL5H4
PARA IMPLEMENTAR EL
CIRCUITO SECUENCIAL
EN MODO FUNDAMENTAL
DE LA FIGURA
SOLUCION DEL
EJERCICIO
SE CONSIDERA QUE CON
“1” SE DESHABILITA EL
ESTADO DE ALTA
IMPEDANCIA DE LAS
SALIDAS.
PAL16L8
CARACTERISTICAS
10 ENTRADAS
SALIDAS ACTIVAS EN
BAJO
2 SALIDAS SIMPLES
6 SALIDAS
BIDIRECCIONALES
56 FUNCIONES
PRODUCTO
8 PRODUCTOS PARA
TRI STATE
20 PINES
PAL
PAL
PAL SECUENCIALES
INCORPORAN LA SALIDA TIPO REGISTRO
CONSISTE EN INTERCALAR FF TIPO D SINCRONICO
ENTRE LA MATRIZ OR Y LA SALIDA TRI STATE
ESTOS CIRCUITOS SE DENOMINAN PLD REGISTRO
LOS FF D COMPARTEN EL MISMO CK
LA SALIDA TRI STATE DE LOS FF SE ACTIVA CON LA
MISMA SEÑAL
SALIDA TIPO REGISTRO
PAL16R6
CARACTERISTICAS
8 ENTRADAS
6 SALIDAS TIPO
REGISTRO
2 SALIDAS
BIDIRECCIONALES
62 FUNCIONES
PRODUCTO
2 PRODUCTOS PARA
TRI STATE
20 PINES
TECNOLOGIA ALS
PAL16R6
PAL16R4
PAL16R4
LENGUAJES DE PROGRAMACION
PALASM
UNO DE LOS PRIMEROS LENGUAJES UTILIZADOS PARA TRADUCIR
FUNCIONES BOOLEANAS Y TABLAS DE TRANSICION DE ESTADOS EN
MAPAS DE FUSIBLES PARA SER APLICADOS A DISPOSITIVOS PAL.
FUE DESARROLLADO A PRINCIPIOS DE LOS 80’.
ABEL
ADVANCED BOOLEAN EXPRESSION LANGUAGE
ABEL ES UN LENGUAJE DE DESCRIPCION DE HARDWARE (HDL) Y UN
CONJUNTO DE HERRAMIENTAS ASOCIADO PARA PROGRAMAR PLDs.
FUE CREADO EN 1983 POR Data I/O Corporation.
ABEL INCLUYE ECUACIONES CONCURRENTES, FORMATOS DE TABLAS
DE VERDAD Y DESCRIPCION DE MAQUINAS DE ESTADO
SECUENCIALES.
module Trascodificador PROGRAMA EN
title ‘ BCD NAT a BCD AIKEN ‘
MEMDEC device ‘P16L8’ ; ABEL PARA
@ALTERNATE
PAL16L8
“Terminales de Entrada
A pin 1 ;
B, C, D pin 2, 3, 4 ;
“Terminales de Salida
W pin 12 ;
X pin 13 ;
Y pin 14 ;
Z pin 15 ;
equations
W = A + B * C + B * /C * D ;
X = A + B * C + B * /D ;
Y = A + B * /C * D + /B * C ;
Z = D;
end Trascodificador
GAL
MATRICES LOGICAS
GENERICAS
(GENERIC LOGIC ARRAY)
GAL
DERIVAN DE LOS DISPOSITIVOS PAL
ES UN PLD CON UNA MATRIZ AND PROGRAMABLE,
UNA MATRIZ OR FIJA Y UNA LOGICA DE SALIDA
PROGRAMABLE MEDIANTE MACROCELDAS.
OLMC (OUTPUT LOGIC MACRO CELL)
PLD FABRICADOS CON TECNOLOGIA CMOS
LOS FUSIBLES SE REEMPLAZAN POR CELDAS CMOS
ELECTRICAMENTE BORRABLES (EECMOS)
UNA CELDA ACTIVADA CONECTA SU INTERSECCION
DE FILA COLUMNA Y UNA DESACTIVADA LA
DESCONECTA.
MACROCELDA
ispGAL
22LV10
GAL
CPLD
DISPOSITIVOS LOGICOS
PROGRAMABLES COMPLEJOS
(COMPLEX PLD)
CPLD
TIENEN UN MAYOR NIVEL DE INTEGRACION
PERMITEN IMPLEMENTAR SISTEMAS MAS EFICIENTES
EN MENOR ESPACIO
FORMADOS POR MULTIPLES BLOQUES LOGICOS
TIPO MACROCELDA
ESTOS BLOQUES LOGICOS SE COMUNICAN ENTRE SI
MEDIANTE UNA MATRIZ DE INTERCONEXION
PROGRAMABLE (PIA O PIM)
ESQUEMA DE UN CPLD
ESQUEMA DE UN CPLD
CPLD’s DE XILINX Y
ALTERA
CPLD DE XILINX
FPGA
FIELD PROGRAMMABLE
GATE ARRAY
FPGA
SE DISPONEN LOS BLOQUES LOGICOS
CONFIGURABLES (CLB) EN UNA MATRIZ
EL CONEXIONADO SE REALIZA MEDIANTE LINEAS DE
INTERCONEXION QUE CRUZAN TODO EL DISPOSITIVO
ESTAS LINEAS CONECTAN ENTRE SI LOS CLB O CON
LOS BLOQUES DE ENTRADA/SALIDA (IOB)
LA LOGICA BASICA ESTA BASADA EN UN
DISPOSITIVO DE MEMORIA DENOMINADO LUT (LOOK
UP TABLE) EN VEZ DE MATRICES DE INTERCONEXION
ESQUEMA DE UN FPGA
ALTERA LINEA FLEX
XILINX FPGA