Electrnica de Comunicaciones

ATE-UO EC 00
CONTENIDO RESUMIDO:
1- Introduccin
2- Osciladores
3- Mezcladores.
4- Lazos enganchados en fase (PLL).
5- Amplificadores de pequea seal para RF.
6- Filtros pasa-banda basados en resonadores piezoelctricos.
7- Amplificadores de potencia para RF.
8- Demoduladores de amplitud (AM, DSB, SSB y ASK).
9- Demoduladores de ngulo (FM, FSK y PM).
10- Moduladores de amplitud (AM, DSB, SSB y ASK).
11- Moduladores de ngulo (PM, FM, FSK y PSK).
12- Tipos y estructuras de receptores de RF.
13- Tipos y estructuras de transmisores de RF.
14- Transceptores para radiocomunicaciones
4. Lazos enganchados por fase, Phase Locked
Loops (PLLs)
ATE-UO EC PLL01
Conceptos previos:
Funcin de transferencia de sistemas realimentados.
Fases y frecuencias.
Salida
-
Entrada Planta
Red de
realimentacin
x
e
(s) x
s
(s)
x
er
(s)
x
r
(s)
G(s)
H(s)
Salida
-
Entrada Planta
Red de
realimentacin
x
e
(s) x
s
(s)
x
er
(s)
x
r
(s)
G(s)
H(s)
Funcin de transferencia en lazo cerrado
=
x
s
(s)
x
e
(s)
G(s)
1 + G(s)H(s)
=
x
s
(s)
x
e
(s)
x
s
(s)
x
e
(s)
G(s)
1 + G(s)H(s)
G(s)
1 + G(s)H(s)
x
e
y x
s
pueden ser
magnitudes de distinto tipo
ATE-UO EC PLL02
Salida
-
Entrada Planta
Red de
realimentacin
x
e
(s) x
s
(s) x
er
(s)
x
r
(s)
G(s)
H(s)
Salida
-
Entrada Planta
Red de
realimentacin
x
e
(s) x
s
(s) x
er
(s)
x
r
(s)
G(s)
H(s)
=
x
s
(s)
x
e
(s)
G(s)
1 + G(s)H(s)
=
x
s
(s)
x
e
(s)
x
s
(s)
x
e
(s)
G(s)
1 + G(s)H(s)
G(s)
1 + G(s)H(s)
Casos particulares con realimentacin negativa
|1 + G(s)H(s) | > 1
Alta ganancia de lazo
G(s)H(s) >> 1
x
s
(s)/x
e
(s) = 1/H(s)
La red de realimentacin determina
la funcin de transferencia
Con H(s)=1 y G(s) >> 1
x
s
(s)/x
e
(s) = 1 x
s
(s) = x
e
(s)
Ojo!: x
s
(s) y x
e
(s) no tienen por qu ser tensiones
o corrientes; podran ser, por ejemplo fases.
- Planta
x
e
(s) x
s
(s)
x
er
(s)
x
r
(s) = x
s
(s)
G(s)
- Planta
x
e
(s) x
s
(s)
x
er
(s)
x
r
(s) = x
s
(s)
G(s)
ATE-UO EC PLL03
Fases y frecuencias (I)
Seal de banda estrecha: v
1
(t) = a(t)cos(u(t))
v
1
(t)
t
Con amplitud constante: v
1
(t) = Acos(u(t))
v
1
(t)
t
u(t) es la fase absoluta
ATE-UO EC PLL04
Fases y frecuencias (II)
u(t) = e
c
t + |
r
(t)
v
1
(t) = Acos(u(t))
v
1
(t)
t
t
u(t)
|
r
(t
1
)
e
c
t
1

t
1

e
c
es una frecuencia
constante cualquiera
|
r
(t) es la fase relativa a
la eleccin de e
c

t
u(t)
t
1

|
r
(t
1
)
e
c
t
1

e
0
t
1

|
0
(t
1
)
Ahora buscamos una e
c
a la
que |
r
(t) est acotada:
u(t) = e
c
t + |
r
(t) =
= e
0
t + |
0
(t)
As obtenemos e
0
y |
0
(t).
e
0
es la frecuencia media
ATE-UO EC PLL05
Fases y frecuencias (III)
Resumen:
u(t) = e
c
t + |
r
(t) = e
0
t + |
0
(t)
(e
0
es la frecuencia media si |
0
(t) est acotada)
Frecuencia instantnea y frecuencia relativa:
d(u(t))/dt = e(t) = e
c
+ d(|
r
(t))/dt = e
c
+ e
r
(t)
e(t) es la frecuencia instantnea, e
c
es una frecuencia
cualquiera, y e
r
(t) es la frecuencia relativa a e
c
.
Ojo!: todas ellas son frecuencias angulares (en rad/s).
Para pasar a frecuencias en Hercios hay que dividir por 2t.
Otra forma de expresar la fase relativa:
|
r
(t) = (e
0
- e
c
)t + |
0
(t) = Aet + |
0
(t)
ATE-UO EC PLL06
Estructura bsica de un PLL (I)
v
e
= V
e
sen(u
e
)
v
osc
= V
osc
sen(u
osc
)
Detector de fases:
entrega una tensin
proporcional a la
diferencia de fases
Oscilador
controlado por
tensin (VCO):
la frecuencia de la
seal de salida
depende de una
tensin de control
Filtro pasa-bajos:
Necesario para filtrar
la salida del detector
de fases
V = k(Au)
v
e
v
osc
Salida
Entrada
ATE-UO EC PLL07
Estructura bsica de un PLL (II)
v
e
= V
e
sen(u
e
)
v
osc
= V
osc
sen(u
osc
)
V = k(Au)
v
e
v
osc
Salida
Entrada
Muy importante: como lo que se comparan son las fases de
las seales de salida y entrada y como la ganancia de la red de
realimentacin es 1, el sistema tender a anular la diferencia de
fases entre estas seales. Los niveles de tensin de ambas no
sern similares.
v
e
v
osc

Au
En fase
ATE-UO EC PLL08
Diagrama de bloques de un PLL (I)
V
e
sen(u
e
)
V
osc
sen(u
osc
)
V = k(Au) V = k(Au) V = k(Au)
Estudiamos los PLLs aplicando la teora de sistemas.
Detector de fases:
-
VCO
Conv.
u/V
Filtro
pasa-
bajos
u
e

u
osc

u
osc

Hay que localizar un punto de equilibrio para linealizar el
funcionamiento del sistema. La clave est en el VCO.
VCO controlado por una tensin v
c
que puede tomar valores
positivos y negativos.
ATE-UO EC PLL09
Diagrama de bloques de un PLL (II)
Por tanto: e
osc
= e
osc0
+ 2tK
V
v
c

f
osc
= f
osc0
+ K
V
v
c
(linealizando
el comportamiento del varicap)
C
3
L
2
C
1
+
-
v
osc
G
D
S
L
CH
C
S
C
21
R
G
R
1
+
-
v
c
C
22
R
C1
R
C2
C
3
L
2
C
1
+
-
v
osc
+
-
v
osc
G
D
S
L
CH
C
S
C
21
R
G
R
1
+
-
v
c
+
-
v
c
C
22
R
C1
R
C2
+
Ojo: en este
caso K
V
> 0
ATE-UO EC PLL10
Diagrama de bloques de un PLL (III)
Como: e
osc
= e
osc0
+ 2tK
V
v
c
u
osc
= e
osc0
t + 2tK
V
v
c
dt

}

t
0
Ahora referimos la fase absoluta u
osc
a la frecuencia e
osc0
:
u
osc
= e
osc0
t + |
osc
(v
c
)
}

t
0
Siendo |
osc
(v
c
) = 2tK
V
v
c
dt la fase relativa
Hacemos lo mismo (referir a la frecuencia e
osc0
) la fase absoluta u
e
:
u
e
= e
osc0
t + |
e

-
VCO
Conv.
u/V
Filtro
pasa-
bajos
-
VCO
Conv.
u/V
Filtro
pasa-
bajos
VCO VCO
Conv.
u/V
Filtro
pasa-
bajos
|
osc
|
e
v
c
Diagrama de bloques relativo a e
osc0

v
Au
|
e
- |
osc
ATE-UO EC PLL11
Diagrama de bloques de un PLL (IV)
}

t
0
VCO: |
osc
(v
c
) = 2tK
V
v
c
dt
Tomamos transformadas de Laplace y calculamos las funciones de
transferencia:
-
VCO
Conv.
u/V
Filtro
pasa-
bajos
-
VCO
Conv.
u/V
Filtro
pasa-
bajos
VCO VCO
Conv.
u/V
Filtro
pasa-
bajos
|
osc
|
e
v
c
v
Au
Ecuaciones:
Filtro pasa-bajos v
c
= F(v
Au
)
Convertidor u/V: v
Au
= K
Au
(u
e
u
osc
) = K
Au
(|
e
|
osc
)
VCO: |
osc
(s)/v
c
(s) = 2tK
V
/s
Filtro pasa-bajos v
c
(s)/v
Au
(s) = F(s)
Convertidor u/V: v
Au
(s)/A|(s) = K
Au

Restador de fases: A|(s) = |
e
(s) |
osc
(s)
ATE-UO EC PLL12
Diagrama de bloques de un PLL (V)
-
K
Au
F(s) 2tK
V
/s
A|(s)
|
osc
(s)
v
c
(s)
v
Au
(s)
|
e
(s)
Conv. u/V Filtro pasa-bajos VCO
Funciones de transferencia (I)
2tK
V
K
Au
F(s)/
s
T
|o-|e
(s) = |
osc
(s)/|
e
(s) = =
1 +
2tK
V
K
Au
F(s)/s
2tK
V
K
Au
F(s
)
s + 2tK
V
K
Au
F(s)
T
A|-|e
(s) = A|(s)/|
e
(s) = 1- T
|o-|e
(s) =
s
s + 2tK
V
K
Au
F(s)
T
|o-A|
(s) = |
osc
(s)/A|(s) = 2tK
V
K
Au
F(s)/s
ATE-UO EC PLL13
Funciones de transferencia (II)
T
|o-A|
(s) = 2tK
V
K
Au
F(s)/s
-
A|(s)
|
osc
(s)
|
e
(s)
T
|o-A|
(s)
T
|o-|e
(s) =
T
|o-A|
(s)
1 + T
|o-A|
(s)
-
K
Au
F(s) 2tK
V
/s
VCO
-
K
Au
F(s) F(s) 2tK
V
/s 2tK
V
/s
VCO
|
osc
(s)
v
c
(s)
|
e
(s)
-
K
Au
F(s)
2tK
V
/s
VCO
-
K
Au
F(s) K
Au
F(s)
2tK
V
/s
VCO
v
c
(s)
|
e
(s)
K
Au
F(s)
T
vc-|e
(s) = v
c
(s)/|
e
(s) = =
1 +
2tK
V
K
Au
F(s)/s
K
Au
sF(s)
s + 2tK
V
K
Au
F(s)
ATE-UO EC PLL14
Funciones de transferencia (III)
-
A|(s)
|
osc
(s)
|
e
(s)
T
|o-A|
(s)
Condicin para que |
osc
(s) siga a un escaln de |
e
(s) en rgimen
permanente: que A|(s) se anule en rgimen permanente
Escaln en |
e
(s): |
e
(s) = |
e1
/s
Entonces: A|(s) = T
A|-|e
(s)|
e
(s) = T
A|-|e
(s) |
e1
/s
Teorema del Valor Final:
T
A|-|e
(s) =
s
s + 2tK
V
K
Au
F(s)
A|(s) =
|
e1
s + 2tK
V
K
Au
F(s)
lim A|(t) = lim sA|(s) =
|
e1
s

s + 2tK
V
K
Au
F(s)
t s 0
ATE-UO EC PLL15
Funciones de transferencia (IV)
Es decir, F(s) no puede tener un cero en cero.
Por ejemplo: F(s) = 1/(1+ RCs) vale como filtro.
lim sA|(s) =
|
e1
s

s + 2tK
V
K
Au
F(s)
s 0
-
A|(s)
|
osc
(s)
|
e
(s)
T
|o-A|
(s)
-
A|(s)
|
osc
(s)
|
e
(s)
T
|o-A|
(s)
Para que lim A|(t) 0 F(s) = s F(s)
t
C
R
Entrada
Salida
F(s)
ATE-UO EC PLL16
Funciones de transferencia (V)
T
|o-|e
(s) =
2tK
V
K
Au
F(s
)
s + 2tK
V
K
Au
F(s)
Ejemplo: K
v
= 10
5
Hz/V RC = 10
-6
/t s K
Au
= 1-100 V/rad
|
osc
(s)
|
e
(s)
-
T
|o-A|
(s)
T
|o-|e
(s)
C
R
Entrada
Salida
F(s)
C
R
C
R
Entrada
Salida
F(s)

T
|
o
-
|
e
(
e
j
)
|



-60
-40
-20
0
20
10
3
10
4
10
5
10
6
10
7

f [Hz]
10
K
Au
= 100
K
Au
= 1
F(ej)|
Diagrama
de Bode
ATE-UO EC PLL17
Funciones de transferencia (VI)
|
osc
(s)
|
e
(s)
PLL
T
|o-|e
(s)
Aplicamos los conceptos de frecuencia
instantnea y frecuencia relativa a u
e
y a
u
osc
:
d(u
e
(t))/dt = O
e
(t) = e
osc0
+ e
e
(t)
d(u
osc
(t))/dt = O
osc
(t) = e
osc0
+ e
osc
(t)
siendo:
e
e
(t) = d(|
e
(t))/dt
e
osc
(t) = d(|
osc
(t))/dt
PLL
u
e
u
osc
Tomamos transformadas de Laplace:
e
e
(s) = s|
e
(s)
e
osc
(s) = s|
osc
(s)
Por tanto:
T
|o-|e
(s) = |
osc
(s)/|
e
(s) = e
osc
(s)/e
e
(s)
e
osc
(s)
e
e
(s)
PLL
T
|o-|e
(s)
ATE-UO EC PLL18
Respuesta temporal ante un escaln en O
e
(t) (I)
e
osc
(s)
e
e
(s)
PLL
T
|o-|e
(s)
PLL
O
e
(t)

O
osc
(t)

u
e
t t
u
osc

e
osc
(s) = T
|o-|e
(s)e
e
(s) = e
e1
/s
2tK
V
K
Au
F(s
)
s + 2tK
V
K
Au
F(s)
O
e
t
e
e1 e
osc0
O
osc

t
e
osc0
e
e
(s) = e
e1
/s
ATE-UO EC PLL19
Respuesta temporal ante un escaln en O
e
(t) (II)
e
osc
(s)
e
e
(s)
PLL
T
|o-|e
(s)
e
osc
(s) = e
e1
/s
2tK
V
K
Au
F(s
)
s + 2tK
V
K
Au
F(s)
K
Au
= 100
0 2 4 6
t [s]
e
e1
e
osc
(t)

K
Au
= 1
K
Au
= 10
F(t)
Ejemplo anterior:
ATE-UO EC PLL20
Respuesta temporal ante un escaln en O
e
(t) (III)
Resumen de la respuesta ante un escaln en la frecuencia de
entrada:
Con una simple red RC como filtro, la frecuencia de la seal de
salida en rgimen permanente es la misma que la de entrada.
La rapidez en la respuesta y la sobreoscilacin depende del
producto K
V
K
Au
.
PLL
O
e
(t)

O
osc
(t)

O
e
t
e
e1 e
osc0
O
osc

t
e
osc0
Qu pasa con la fase de la seal de salida del oscilador
ante un escaln en la frecuencia de entrada?
u
e
t
PLL
O
e
(t)
O
osc
(t)
PLL
O
e
(t)
O
osc
(t)
t
u
osc

?
ATE-UO EC PLL21
Respuesta temporal ante un escaln en O
e
(t) (IV)
-
A|(s)
|
osc
(s)
|
e
(s)
T
|o-A|
(s)
-
A|(s)
|
osc
(s)
|
e
(s)
T
|o-A|
(s)
Aplicando el Teorema del Valor Final:
Como: e
e
(s) = e
e1
/s
entonces: |
e
(s) = e
e
(s)/s = e
e1
/s
2

lim A|(t) = lim sA|(s) = lim sT
A|-|e
(s)|
e
(s)
t s 0 s 0
e
e1
s + 2tK
V
K
Au
F(s)
lim A|(t) = lim =
t s 0
e
e1
2tK
V
K
Au
F(0)
Luego si queremos que lim A|(t) = 0, entonces K
V
K
Au
F(0)
Es decir, hace falta un elemento con ganancia infinita en continua
(por ejemplo, en el filtro).
t
ATE-UO EC PLL22
Conceptos de Orden y de Tipo de un PLL
-
A|(s)
|
osc
(s)
|
e
(s)
T
|o-A|
(s)
T
|o-|e
(s) =
T
|o-A|
(s)
1 + T
|o-A|
(s)
T
|o-|e
(s) = |
osc
(s)/|
e
(s)
T
|o-A|
(s) = |
osc
(s)/A|(s) =
= 2tK
V
K
Au
F(s)/s
Orden: Nmero de polos de T
|o-|e
(s)
Tipo: Nmero de polos en s = 0 de T
|o-A|
(s)
ATE-UO EC PLL23
Ejemplo de la determinacin del Orden y de Tipo de un PLL
Ejemplo:
Red RC como filtro: F(s) = 1/(1+ RCs)
T
|o-|e
(s) = =
2tK
V
K
Au
F(s
)
s + 2tK
V
K
Au
F(s)
2tK
V
K
Au

RCs
2
+ s + 2tK
V
K
Au

Orden 2 (2 polos)
T
|o-A|
(s) = 2tK
V
K
Au
F(s)/s =
2tK
V
K
Au
s(1+ RCs)
Tipo 1 (1 polo en s = 0)
Como siempre la funcin de transferencia del integrador
tiene un polo en cero, el Tipo mnimo posible es 1.
ATE-UO EC PLL24
Relacin entre el Orden y de Tipo de un PLL
La funcin T
|o-A|
(s) se puede escribir como:
T
|o-A|
(s) = P
N
(s)/P
D
(s) = P
N
(s)/(s
n
P
D
(s))
siendo P
N
(s) y P
D
(s) los polinomios del numerador
y del denominador y P
D
(s) la parte del polinomio
del denominador sin ceros en cero. Por tanto:
-
A|(s)
|
osc
(s)
|
e
(s)
T
|o-A|
(s)
-
A|(s)
|
osc
(s)
|
e
(s)
T
|o-A|
(s)
T
|o-|e
(s) = = =
T
|o-A|
(s)
1 + T
|o-A|
(s)
P
N
(s)/(s
n
P
D
(s))
1
+P
N
(s)/(s
n
P
D
(s))
P
N
(s)
s
n
P
D
(s) + P
N
(s)
Luego el Orden (nmero de polos de T
|o-|e
(s)) ha de ser mayor o
igual que Tipo (nmero de polos en s = 0 de T
|o-A|
(s), es decir, n.
ATE-UO EC PLL25
PLL de Orden 1 y de Tipo 1 (I)
Filtro: El filtro es un amplificador de ancho de banda infinito
(no es, por tanto, un filtro) F(s) = F
1

Siendo: t = 1/(2tK
V
K
Au
F
1
)
T
|o-|e
(s) = =
2tK
V
K
Au
F
1

s + 2tK
V
K
Au
F
1

1
ts +1
Sistema de
primer orden
PLL
O
e
(t)

O
osc
(t)

O
e
t
e
e1 e
osc0
V = k(Au)
v
e
v
osc
F
1
V = k(Au) V = k(Au)
v
e
v
osc
F
1
Escaln en la frecuencia de entrada: e
e
(s) = e
e1
/s
e
osc
(s) = e
e1
/(s(ts +1))
ATE-UO EC PLL26
PLL de Orden 1 y de Tipo 1 (II)
Respuesta de la frecuencia relativa del oscilador ante un escaln
en la frecuencia de entrada: e
osc
(s) = e
e1
/(s(ts +1))
e
osc
(t) = e
e1
(1-e
-t/t
)
e
e1
t = 10s
t = 1s
0 20 40 60
t [s]
e
osc
(t)
ATE-UO EC PLL27
PLL de Orden 1 y de Tipo 1 (III)
Diferencia de fases entre las seales de entrada y salida ante escaln
en la frecuencia de entrada:
0 20 40 60
t [s]
A|(t)
Como: e
e
(s) = e
e1
/s, entonces: |
e
(s) = e
e1
/s
2
Como: T
A|-|e
(s) = ts/(ts + 1), entonces: A|(s) = T
A|-|e
(s)|
e
(s)
A|(s) = te
e1
/(s(ts +1)) A|(t) = te
e1
(1-e
-t/t
)
t
2
= 10s
t
2
e
e1
t
1
= 1s
t
1
e
e1

ATE-UO EC PLL28
PLL de Orden 1 y de Tipo 1 (IV)
Respuesta de la frecuencia relativa del oscilador ante un escaln en
la fase de entrada:
0 5 7,5 10
t [s]
e
osc
(t)
t
2
= 10s
|
e1
/t
2
t
1
= 1s
|
e1
/t
1
PLL
u
e
(t)

O
osc
(t)

u
e
t
|
e
(s) = |
e1
/s
e
e
(s) = s|
e
(s) = |
e1

e
osc
(s) = |
e1
/(ts +1)
e
osc
(t) = (|
e1
/t)e
-t/t

ATE-UO EC PLL29
PLL de Orden 1 y de Tipo 1 (V)
Diferencia de fases entre las seales de entrada y salida ante escaln
en la fase de entrada:
Como: |
e
(s) = |
e1
/s y

T
A|-|e
(s) = ts/(ts + 1), entonces:
A|(s) = T
A|-|e
(s)|
e
(s) = t|
e1
/(ts +1) A|(t) = |
e1
e
-
t/t

|
e1
t = 10s
t = 1s
0 20 40 60
t [s]
A|(t)
ATE-UO EC PLL30
PLL de Orden 1 y de Tipo 1 (VI)
La diferencia de fases entre las seales de entrada y salida acaba
anulndose y la frecuencia de ambas seales coincidiendo
u
e
t
v
e
=V
e
sen(u
e
)
PLL
v
osc
=V
osc
sen(u
osc
)
Evolucin de las seales ante un escaln en la fase de entrada:

v
e
v
osc
Escaln en la
fase |
e1
= t/2
A|
ATE-UO EC PLL31
PLL de Orden 1 y de Tipo 1 (VII)
Es necesario que exista diferencia de fases en rgimen permanente
para que cambie la frecuencia de salida de tal forma que la frecuencia
de ambas seales coincidan.
v
e
=V
e
sen(u
e
)
PLL
v
osc
=V
osc
sen(u
osc
)
Evolucin de las seales ante un escaln en la frecuencia de entrada:

Escaln en la frecuencia
e
e1
= 0,25 e
osc0
O
e
t
e
e1 e
osc0
v
osc
v
e
A|
A|()
ATE-UO EC PLL32
PLL de Orden 2 y de Tipo 1 (I)
Filtro F(s) usado:
F(s) = (1+s/e
Z
)/(1+s/e
P
)
F(s)
Salida
C
R
1

Entrada
R
2

F(s) = (1+ R
2
Cs)/[1+ (R
1
+ R
2
)Cs]
tiene un polo y un cero, siendo:
e
Z
= 1/(R
2
C) y e
p
= 1/[(R
1
+R
2
)C)]
T
|o-A|
(s) = 2tK
V
K
Au
F(s)/s =
2tK
V
K
Au
(1+R
2
Cs)
s[1+(R
1
+R
2
)Cs]
Tipo 1 (1 polo en s = 0)
ATE-UO EC PLL33
PLL de Orden 2 y de Tipo 1 (II)
T
|o-A|
(s) =
2tK
V
K
Au
(1+R
2
Cs)
s[1+(R
1
+R
2
)Cs]
T
|o-|e
(s) =
T
|o-A|
(s)
1 + T
|o-A|
(s)
T
|o-|e
(s) =
2tK
V
K
Au
(1+R
2
Cs)
s[1+(R
1
+R
2
)Cs] + 2tK
V
K
Au
(1+R
2
Cs)
T
|o-|e
(s) =
2tK
V
K
Au
(1+R
2
Cs)
(R
1
+R
2
)Cs
2
+ (1+ 2tK
V
K
Au
R
2
C)s +
2tK
V
K
Au

s
2
+ s +1
T
|o-|e
(s) =
1+R
2
Cs
2tK
V
K
Au

2tK
V
K
Au

(R
1
+R
2
)C 1+ 2tK
V
K
Au
R
2
C
Orden 2 (2 polos)
ATE-UO EC PLL34
PLL de Orden 2 y de Tipo 1 (III)
s
2
+ s +1
T
|o-|e
(s) =
1 + R
2
Cs
2tK
V
K
Au

2tK
V
K
Au

(R
1
+R
2
)C 1+ 2tK
V
K
Au
R
2
C
s
2
/(e
p
K) + s(1+K/e
Z
)/K +
1
T
|o-|e
(s) =
1 + s/e
Z
Reagrupando trminos:
siendo: e
Z
= 1/(R
2
C), e
p
= 1/[(R
1
+R
2
)C)] y K = 2tK
V
K
Au
Escaln en la frecuencia de entrada: e
e
(s) = e
e1
/s
s(s
2
/(e
p
K) + s(1+K/e
Z
)/K + 1)
e
osc
(s) =
(1 + s/e
Z
)e
e1
ATE-UO EC PLL35
PLL de Orden 2 y de Tipo 1 (IV)
Ejemplo:
K = 10
5
-10
7
Hz/rad e
p
= 10
6
t rad/s e
Z
= 510
6
t rad/s
K = 10
5

K = 10
6

K = 10
7

0 2 4 6
t [s]
e
e1
e
osc
(t)

e
Z
= 510
6
t rad/s
e
Z
=
Salida
C
R
1
Entrada
R
2
Salida
C
R
1
Entrada
R
2
e
Z
=
C
Salida
Entrada
R
1
C
Salida
Entrada
R
1
e
Z
=
Con e
Z
= existe ms posibilidad de optimizar la respuesta dinmica.
ATE-UO EC PLL36
PLL de Orden 2 y de Tipo 2 (I)
Filtro F(s) usado:
F(s) = e
P
(1+s/e
Z
)/s
F(s) = [1+ (R
1
+ R
2
)Cs]/(R
1
Cs)
tiene un polo en cero y un cero, siendo:
e
Z
= 1/[(R
1
+R
2
)C] y e
P
= 1/(R
1
C)
T
|o-A|
(s) = 2tK
V
K
Au
F(s)/s =
2tK
V
K
Au
[1+(R
1
+R
2
)Cs]
s
2
R
1
C
Tipo 2 (2 polos en s = 0)
+
-
+ V
CC
- V
CC
C
Salida
Entrada
R
2
R
1
+
-
+ V
CC
- V
CC
C
Salida
Entrada
R
2
R
1
ATE-UO EC PLL37
PLL de Orden 2 y de Tipo 2 (II)
T
|o-|e
(s) =
T
|o-A|
(s)
1 + T
|o-A|
(s)
T
|o-|e
(s) =
2tK
V
K
Au
[1+(R
1
+R
2
)Cs]
s
2
R
1
C +
2tK
V
K
Au
[1+(R
1
+R
2
)Cs]
T
|o-|e
(s) =
2tK
V
K
Au
[1+(R
1
+R
2
)Cs]
R
1
Cs
2
+ 2tK
V
K
Au
(R
1
+

R
2
)Cs + 2tK
V
K
Au

Orden 2 (2 polos)
2tK
V
K
Au
[1+(R
1
+R
2
)Cs]
T
|o-A|
(s) =
s
2
R
1
C
T
|o-|e
(s) =
1 + (R
1
+R
2
)Cs
s
2
+ (R
1
+

R
2
)Cs + 1
2tK
V
K
Au

R
1
C
ATE-UO EC PLL38
PLL de Orden 2 y de Tipo 2 (III)
s
2
/(e
p
K) + s/e
Z
+
1
T
|o-|e
(s) =
1 + s/e
Z
Reagrupando trminos:
siendo: e
Z
= 1/[(R
1
+R
2
)C], e
P
= 1/(R
1
C) y K = 2tK
V
K
Au
T
|o-|e
(s) =
1 + (R
1
+R
2
)Cs
s
2
+ (R
1
+

R
2
)Cs + 1
2tK
V
K
Au

R
1
C
EL resultado es semejante al obtenido en el PLL de Orden 2 y Tipo 1
anterior. Luego se puede optimizar de igual forma la respuesta
dinmica. La ventaja es que al ser de Tipo 2 se anula la diferencia de
fases en rgimen permanente ante un escaln de frecuencia.
s
2
/(e
p
K) + s(1+K/e
Z
)/K +
1
T
|o-|e
(s) =
1 + s/e
Z Resultado
anterior
ATE-UO EC PLL39
PLL de Orden 2 y de Tipo 2 (IV)
F(s) = - [1+ R
2
Cs]/(R
1
Cs)
F(s) = - e
P
[1+ s/e
Z
]/s,
siendo:
e
Z
= 1/(R
2
C) y e
P
= 1/(R
1
C)
Otra forma de realizar un PLL de Orden 2 y Tipo 2:
Salida
Entrada
+
-
+ V
CC
- V
CC
C
R
2
R
1
Salida
Entrada
+
-
+ V
CC
- V
CC
C
R
2
R
1
+
-
+ V
CC
- V
CC
C
R
2
R
1
s
2
/(-e
p
K) + s/e
Z
+ 1
T
|o-|e
(s) =
1 + s/e
Z
Procediendo como en el caso anterior:
Para que salga lo mismo que en el caso anterior, K tiene que ser
negativa. Como K = 2tK
V
K
Au
o bien K
V
< 0

o K
Au
< 0. En
caso contrario, el PLL sera inestable, al menos que el detector de
fases cambie el signo de K
Au
en funcin de la diferencia de fases.
ATE-UO EC PLL40
Realizacin fsica de las partes de un PLL
Detectores analgicos Detector basado en un mezclador.
V
e
sen(u
e
)
V
osc
sen(u
osc
) V = k(Au) V = k(Au) V = k(Au)
Detector de fases
VCO
Detectores de fases
Detector basado en puerta o exclusiva.
Detector basado en biestable RS
activado por flancos.
Detector Fase-Frecuencia.
Detectores digitales
VCOs
Osciladores de onda senoidal.
Osciladores de onda cuadrada.
ATE-UO EC PLL41
Detector de fases basado en mezclador (I)
-
Conv.
u/V
Detector de fases
V
e
sen(u
e
)
V
osc
sen(u
osc
)
v
Au
V
e
sen(u
e
)
V
osc
sen(u
osc
)
v
Au
v
Au
= K
m
V
e
sen(u
e
)V
osc
sen(u
osc
) = K
Au
[cos(u
e
- u
osc
) - cos(u
e
+ u
osc
)],
siendo K
Au
= V
e
V
osc
K
m
/2. Como: u
e
= e
osc0
t + |
e
y u
osc
= e
osc0
t + |
osc

v
Au
= K
Au
[cos(|
e
- |
osc
) - cos(|
e
+ |
osc
+ 2e
osc0
t )]
El segundo trmino se elimina por filtrado y queda:
v
Au
= K
Au
cos(|
e
- |
osc
) = K
Au
sen(t/2 + |
e
- |
osc
)
Se aproxima el seno por el ngulo para valores pequeos de ste:
v
Au
~ K
Au
(t/2 + |
e
- |
osc
)
ATE-UO EC PLL42
Detector de fases basado en mezclador (II)
v
Au
~ K
Au
(t/2 + |
e
- |
osc
) v
Au
~ K
Au
(|
e
|
osc
),
siendo |
osc
= |
osc
- t/2.
Luego se comporta como se ha previsto, pero
estando |
osc
retrasada 90 con relacin al
comportamiento terico, definido por |
osc
.
En qu medida senx ~ x?
y = x
y = senx
0 30 60 90
0
1
x
0%
10%
20%
0 20 40 60
x
Error
V
e
sen(u
e
)
V
osc
sen(u
osc
)
v
Au
V
e
sen(u
e
)
V
osc
sen(u
osc
)
v
Au
Luego se comporta bastante linealmente si: |
e
|
osc
( < 60, es
decir: 90 + |
e
- |
osc
( < 60
ATE-UO EC PLL43
Detector de fases basado en mezclador (III)
V
e
sen(u
e
)
V
osc
sen(u
osc
)
v
Au
V
e
sen(u
e
)
V
osc
sen(u
osc
)
v
Au
El lmite sera: |
e
|
osc
( < 90
Es decir: -90 < (|
e
|
osc
) < 90
Por tanto: -90 < (90 + |
e
|
osc
) < 90
Es decir: -180 < (|
e
|
osc
) < 0
|
e
-|
osc
-90 -60 -30 0 30 60 90
-1
0
1
Error
-50%
0%
50%
-90 -30 30 90 0
|
e
-|
osc
v
Au
=K
Au
sen(|
e
-|
osc
)
v
Au
=K
Au
(|
e
-|
osc
)

Ojo: en caso de que se superen
estos lmites, cambia el signo de
K
Au
, lo que genera problemas de
estabilidad en T
|o-|e
(s). El lazo se
desenganchar.
ATE-UO EC PLL44
Detector de fases basado en mezclador (IV)
Ventajas:
Trabaja con seales analgicas, por lo que puede operar hasta
frecuencias muy altas (el lmite depende de la tecnologa del
mezclador).
El filtro es del doble de la frecuencia de la seal generada.
Inconvenientes:
El valor de la constante K
Au
es K
Au
= V
e
V
osc
K
m
/2, es decir,
depende de la amplitud de las seales. A veces hay que
limitarlas para acotar el valor de K
Au
.
La diferencia de fases mxima posible es de 180. En este caso:
-180 < (|
e
|
osc
) < 0.
ATE-UO EC PLL45
Detector de fases basado en puerta o exclusiva (I)
-
Conv.
u/V
Detector de fases
v
e
(u
e
)
v
osc
u
osc
)
v
Au
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
t
t
t
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
ATE-UO EC PLL46
Detector de fases basado en puerta o exclusiva (II)
t
t
t
v
e
(u
e
)
v
Au
v
osc
(u
osc
)
t
t
t
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
v
osc
(u
osc
)
t
t
v
e
(u
e
)
v
Au
t
v
Au
180 0 360
|
e
|
osc

v
Au

v
Au

v
Au

Ojo: no es
simtrica
respecto a 0
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
v
Au
180 0 360
|
e
|
osc

v
Au max
ATE-UO EC PLL47
Detector de fases basado en puerta o exclusiva (III)
t
t
t
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
=

v
Au

t
t
t
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
=

v
Au

180
0
|
e
|
osc

v
Au
0,5v
Au max
-0,5v
Au max
90
v
Au
0,5v
Au max
v
Au
0,5v
Au max
v
Au
v
Au
Es simtrica
respecto a 90
ATE-UO EC PLL48
Detector de fases basado en puerta o exclusiva (IV)
180
0
|
e
|
osc

v
Au
0,5v
Au max
-0,5v
Au max
90
El mismo evento que suceda en |
e
|
osc
ahora sucede t/2 radianes
antes, es decir, sucede en |
e
|
osc
- t/2 = |
e
(|
osc
+ t/2). Esto es
equivalente a que suceda en |
e
|
osc
, siendo |
osc
= |
osc
+ t/2. Por
tanto, el desarrollo terico seguido es vlido para |
osc
, estando |
osc

adelantada 90 con relacin a la fase realmente existente, que es |
osc
.
|
e

|
osc

v
Au
0,5v
Au max
-0,5v
Au max
0 90 -90
Ahora adelantamos la representacin t/2.
El lmite sera: -90 < (|
e
|
osc
) < 90, es decir: 0 < (|
e
|
osc
) < 180
El valor de la constante K
Au
es K
Au
= v
Au max
/t
ATE-UO EC PLL49
Detector de fases basado en puerta o exclusiva (V)
Ventajas:
El circuito digital es relativamente sencillo, por lo que puede
operar hasta frecuencias bastante altas.
El valor de la constante K
Au
es K
Au
= v
Au max
/t, es decir, no
depende de la amplitud de las seales.
El filtro es del doble de la frecuencia de la seal generada.
Inconvenientes:
La diferencia de fases mxima posible es de 180. En este caso:
0 < (|
e
|
osc
) < 180
ATE-UO EC PLL50
Detector de fases basado en biestable RS
activado por flanco (I)
Cmo activar un biestable RS por flanco y no por nivel?
A
A
B
t
t
A
t
r

A
t
B
A
A
B
t
t
A
t
r

A
t
B
Un 1 en B slo en el
flanco de bajada de A.
Un 1 en B slo en el
flanco de subida de A.
ATE-UO EC PLL51
Detector de fases basado en biestable RS
activado por flanco (II)
Q
B
R

B
S

A
S

A
R

S
R
Q
t
t
A
S

A
R

t
Q
Q
S
R
Q
A
S

A
R

Biestable RS activado
por flanco de bajada
ATE-UO EC PLL52
-
Conv.
u/V
Detector de fases
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
v
Au
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
S
R
Q
t
t
t
v
osc
(u
osc
)
v
e
(u
e
)
Detector de fases basado en biestable RS
activado por flanco (III)
180 0 360
|
e
|
osc

v
Au
ATE-UO EC PLL53
Detector de fases basado en biestable RS
activado por flanco (IV)
t
t
t
v
Au
v
e
(u
e
)
v
osc
(u
osc
)
v
Au

t
t
t
v
Au
v
e
(u
e
)
v
osc
(u
osc
)
v
Au

t
t
t
v
Au
v
e
(u
e
)
v
osc
(u
osc
)
v
Au

Ojo: no es
simtrica
respecto a 0
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
S
R
Q
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
S
R
Q
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
S
R
Q S
R
Q
ATE-UO EC PLL54
Detector de fases basado en biestable RS
activado por flanco (V)
-180
0
180
|
e
|
osc

v
Au
0,5v
Au max
-0,5v
Au max
Modificamos el nivel de tensin y
retrasamos |
e
|
osc
t radianes.
180 0 360
|
e
|
osc

v
Au
v
Au max

Ahora es |
osc
= |
osc
+ t. Por tanto, el desarrollo terico seguido es
vlido para |
osc
, estando |
osc
adelantada 180 con relacin a la fase
realmente existente, que es |
osc
.
El lmite sera: -180 < (|
e
|
osc
) < 180, es decir: 0 < (|
e
|
osc
) < 360
El valor de la constante K
Au
es K
Au
= v
Au max
/(2t)
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
S
R
Q
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
S
R
Q
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
S
R
Q S
R
Q
ATE-UO EC PLL55
Ventajas:
La diferencia de fases mxima posible es de 360. En este caso:
0 < (|
e
|
osc
) < 360
El valor de la constante K
Au
es K
Au
= v
Au max
/(2t), es decir, no
depende de la amplitud de las seales.
Inconvenientes:
El filtro es de la frecuencia de la seal generada.
El circuito digital es relativamente complejo, por lo que no puede
operar a frecuencias muy altas.

Detector de fases basado en biestable RS
activado por flanco (VI)
ATE-UO EC PLL56
Detector Fase-Frecuencia (I)
Idea general: Conseguir tener el equivalente a dos detectores basados
en biestables activados por flancos: uno que funcione para
diferencias de fases relativas de entre 0 y 360 y otro entre 360 y 0.
180 0 360
|
e
|
osc

v
Au
v
Au max

180
0
360
|
e
|
osc

v
Au
v
Au max

-180
-360
-v
Au max

S
R
Q
S
R
Q
v
e
(u
e
)
v
osc
(u
osc
)
-
V
U
v
Au
V
D
+
S
R
Q
S
R
Q
S
R
Q
S
R
Q
v
e
(u
e
) v
e
(u
e
)
v
osc
(u
osc
) v
osc
(u
osc
)
-
V
U
v
Au
V
D
+
ATE-UO EC PLL57
Detector Fase-Frecuencia (II)
180
0
360
|
e
|
osc

v
Au
v
Au max

-180
-360
-v
Au max

-
Conv.
u/V
Detector de fases
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
-
Conv.
u/V
Detector de fases
v
e
(u
e
)
v
osc
(u
osc
)
v
Au
ATE-UO EC PLL58
Detector Fase-Frecuencia (III)
180
0
360
|
e
|
osc
v
Au
v
Au max
-180
-360
-v
Au max
180
0
360
|
e
|
osc
v
Au
v
Au
v
Au max
-180
-360
-v
Au max
t
t
t
v
U
v
e
(u
e
)
v
osc
(u
osc
)
t
v
D
t
v
Au
v
e
(u
e
)
t
t
v
osc
(u
osc
)
t
v
U
v
Au
t
t
v
D
v
e
(u
e
)
t
t
v
osc
(u
osc
)
t
v
U
v
Au t
t
v
D
v
Au

v
Au

v
Au

S
R
Q
S
R
Q
v
e
(u
e
)
v
osc
(u
osc
)
-
V
U
v
Au
V
D
+
S
R
Q
S
R
Q
S
R
Q
S
R
Q
v
e
(u
e
) v
e
(u
e
)
v
osc
(u
osc
) v
osc
(u
osc
)
-
V
U
v
Au
V
D
+
ATE-UO EC PLL59
Detector Fase-Frecuencia (IV)
Cmo es uno de estos circuitos?
S
R
Q
S
R
Q
v
e
(u
e
)
v
osc
(u
osc
)
V
U

V
D

S
R
Q
S
R
Q
v
e
(u
e
)
v
osc
(u
osc
)
-
V
U
v
Au
V
D
+
S
R
Q
S
R
Q
S
R
Q
S
R
Q
v
e
(u
e
) v
e
(u
e
)
v
osc
(u
osc
) v
osc
(u
osc
)
-
V
U
v
Au
V
D
+
ATE-UO EC PLL60
Detector Fase-Frecuencia (V)
180 0 360
|
e
|
osc
v
Au
v
Au max
-180 -360 180 0 360
|
e
|
osc
v
Au
v
Au
v
Au max
-180 -360
Una transferencia como sta
es ms deseable, ya que no
se produce cambio de signo
de K
Au
.
Circuito real
usado en el
PLL CD4046
S
R
Q
S
R
Q
v
e
(u
e
)
v
osc
(u
osc
)
-
V
U
v
Au
V
D
+
S
R
Q
S
R
Q
S
R
Q
S
R
Q
v
e
(u
e
) v
e
(u
e
)
v
osc
(u
osc
) v
osc
(u
osc
)
-
V
U
v
Au
V
D
+
ATE-UO EC PLL61
Detector Fase-Frecuencia (VI)
Ventajas:
La diferencia de fases mxima posible es de 720. En este caso:
-360 < (|
e
|
osc
) < 360
El valor de la constante K
Au
no depende de la amplitud de las
seales.
Es el detector de fase con mejor enganche.
Inconvenientes:
El filtro es de la frecuencia de la seal generada.
El circuito digital es relativamente complejo, por lo que no puede
operar a frecuencias muy altas.
ATE-UO EC PLL62
VCOs de forma de onda senoidal
Ejemplo real (obtenidos del ARRL Handbook 2001):
Disposicin de los diodos varicap
para compensar el efecto de
condensador no lineal que presentan.
ATE-UO EC PLL63
VCOs de forma de onda cuadrada
Son multivibradores astables controlados por tensin
t
t
v
osc

V
comp
V
cond

V
ramp

Frecuencia de oscilacin:
f = |(V
CC
-v
c
)/(R
B
CV
ramp
)

+ V
CC
-
+
V
comp
+
-
v
osc
+
-
v
c
|
R
B
V
cond
+
-
C
+ V
CC
-
+
V
comp
+
-
v
osc
+
-
v
c
+
-
v
c
|
R
B
V
cond
+
-
V
cond
+
-
C
ATE-UO EC PLL64
Parmetros caractersticos de los PLLs (I)
Margen de mantenimiento esttico (hold-in range): Es la
diferencia de frecuencias de entrada entre las que el lazo permanece
enganchado en las siguientes condiciones: partimos del lazo enganchado
y cambiamos la frecuencia de entrada muy lentamente.
Margen de mantenimiento dinmico (pull-out range): Es la
diferencia de frecuencias de entrada entre las que el lazo permanece
enganchado en las siguientes condiciones: partimos del lazo enganchado
y cambiamos la frecuencia de entrada bruscamente (es, por tanto, el valor
del escaln de frecuencia de entrada que acabamos de dar).
Margen de enganche lineal (lock-in range): Es la diferencia de
frecuencias de entrada entre las que el lazo se engancha trabajando el
detector de fases de forma lineal.
Margen de enganche no lineal (pull-in range): Es la diferencia
de frecuencias de entrada entre las que el lazo se engancha aunque el
detector de fases llegue a trabajar de forma no lineal.
Parmetros caractersticos de los PLLs (II)
Error de fase: Es la diferencia de fases de entrada y salida. Depende
del tipo de detector de fases y del filtro usados y, a veces, de la frecuencia
de oscilacin.
ATE-UO EC PLL65
Margen de mantenimiento esttico (hold-in)
Margen de enganche no lineal (pull-in)
Margen de mantenimiento
dinmico (pull-out)
Margen de enganche
lineal (lock-in)
f
osc0

ATE-UO EC PLL66
Ejemplo de PLL en un circuito integrado: el LM 565 (I)
Esquema de bloques
ATE-UO EC PLL67
Ejemplo de PLL en un circuito integrado: el LM 565 (II)
Esquema interno
Celda de Gilbert
Amp. Op.
VCO
ATE-UO EC PLL68
Sintetizadores de frecuencia con PLLs (I)
Idea bsica
Detector de fases
VCO
Filtro pasa-bajos
V = k(Au)
v
e
v
osc
Oscilador
a Xtal
N
Divisor de
frecuencias
ATE-UO EC PLL69
Sintetizadores de frecuencia con PLLs (II)
V = k(Au)
v
Xtal
, f
Xtal
N
v
VCO
, f
VCO
v
div
, f
VCO
/N
t
v
Xtal

t
v
VCO
t
v
div
ATE-UO EC PLL70
Sintetizadores de frecuencia con PLLs (III)
t
v
VCO
t
v
Xtal

t
v
div
Ejemplo: N = 20
Cuando el PLL est enganchado, f
Xtal

=

f
vco
/N f
vco
= f
Xtal
N
Luego podemos cambiar la frecuencia cambiando N.
V = k(Au)
v
Xtal
, f
Xtal
N
v
VCO
, f
VCO
v
div
, f
VCO
/N
V = k(Au) V = k(Au)
v
Xtal
, f
Xtal
N
v
VCO
, f
VCO
v
div
, f
VCO
/N
ATE-UO EC PLL71
Sintetizadores de frecuencia con PLLs (IV)
V = k(Au)
f
Xtal
f
VCO
=N
P
f
Xtal
N
P

Programacin del contador
La frecuencia de salida cambia a escalones Af = f
Xtal
.
Problema: los contadores programables tienen frecuencias
mximas de uso no muy altas Solucin: combinar contadores
fijos y programables.
Sintetizador con divisor programable
ATE-UO EC PLL72
Sintetizadores de frecuencia con PLLs (V)
La frecuencia de salida es f
vco
= N
F
N
P
f
Xtal

La frecuencia de salida cambia a escalones Af = N
F
f
Xtal
.
Problema: f
Xta
acaba siendo demasiado pequea filtro sea de
relativamente baja frecuencia cambios de frecuencia lentos.
Solucin: sintetizadores de doble mdulo
Programacin del contador
V = k(Au)
f
Xtal
f
VCO
=N
F
N
P
f
Xtal
N
P

N
F

Sintetizador con divisores fijo y programable
ATE-UO EC PLL73
Sintetizadores de frecuencia con PLLs (VI)
Sintetizadores de doble mdulo
V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P

(P+1)/P
Reset (P+1)/P
A
Reset
N
P

A
En este caso:
f
VCO
=Nf
Xtal
,
siendo:
N = N
P
P + A
N
P max
> N
P
> N
P min

y A
max
> A > 1
ATE-UO EC PLL74
Sintetizadores de frecuencia con PLLs (VII)
Necesariamente tiene que
ser N
P min
> A
max

A partir de es momento, an quedan (N
P
-A) pulsos a la salida del
bloque (P+1)/P para que se complete un ciclo de conteo, es decir,
P(N
P
-A) pulsos del VCO. Por tanto, el nmero total de pulsos N para
completar un ciclo de conteo a la salida del bloque N es:
N = (P+1)A + P(N
P
-A) = N
P
P + A
Estudio del sintetizador de
doble mdulo (I)
El bloque (P+1)/P divide inicialmente
por P+1 y slo cambia a dividir por P
cuando el bloque A ha contado A
pulsos a la salida del bloque (P+1)/P,
es decir, (P+1)A pulsos del VCO.
V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
N
P
A
V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
V = k(Au) V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
A
Reset
N
P
N
P
AA
Sintetizadores de frecuencia con PLLs (VIII)
Por tanto: A
max
= P. Si A
max
> P, la misma frecuencia se puede
generar con dos combinaciones distintas de A y de N
P
. Si A
max
< P,
quedan frecuencias sin generar. Por tanto, siempre A
max
> P.
Estudio del sintetizador de
doble mdulo (II)
Supongamos que queremos
que vare la generacin de
frecuencias a escalones siempre
constantes. Entonces tiene que
cumplirse:
V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
N
P
A
V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
V = k(Au) V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
A
Reset
N
P
N
P
AA
ATE-UO EC PLL75
(N
P
P + A
max
) +1 = (N
P
+ 1)P + 1
Aumentar en 1 el valor A
max
= Poner el mnimo en A (=1)
y aumentar N
P
en 1
ATE-UO EC PLL76
Sintetizadores de frecuencia con PLLs (IX)
Como:
N
P max
> N
P
> N
P min
,
A
max
> A > 1,
N
P min
> A
max
> P y
N = N
P
P + A, entonces:
N
min
= P
2
+ 1
Estudio del sintetizador de
doble mdulo (III)
V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
N
P
A
V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
V = k(Au) V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
A
Reset
N
P
N
P
AA
Los escalones de frecuencia de salida son:
Af = (N
P
P + A)f
Xtal
- (N
P
P + A - 1)f
Xtal
= f
Xtal

Valores normalizados de P son: 5, 8, 15, 20, 32, 40 y 80.
ATE-UO EC PLL77
Ejemplos de sintetizadores de frecuencia con PLLs (I)
Sintetizador para transmisor de CB (Citizens Band) de
26,965 MHz hasta 27,405 MHz en saltos de 10 kHz (I)
1- Con sintetizador con
divisor programable:
V = k(Au)
f
Xtal
f
VCO
=N
P
f
Xtal
N
P
V = k(Au)
f
Xtal
f
VCO
=N
P
f
Xtal
N
P
V = k(Au) V = k(Au)
f
Xtal
f
VCO
=N
P
f
Xtal
N
P
Como necesitamos Af = 10 kHz, supongamos que
elegimos f
Xtal
= 10 kHz.

Y como f
VCO
= N
P
f
Xtal
, entonces sera N
P min
= 2696,5 y
N
P max
= 2740,5. Pero esto no es vlido porque los divisores
deben ser nmeros enteros. Tenemos que multiplicar estos
valores por 2 (N
P min
= 5393 y N
P max
= 5481) y dividir f
Xtal

por 2 (f
Xtal
= 5 kHz).
ATE-UO EC PLL78
Ejemplos de sintetizadores de frecuencia con PLLs (II)
Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (II)
5393 s N
P
s 5481
V = k(Au)
26,965 MHz-
27,405 MHz
N
P

f
Xtal
= 5 kHz
Se generan frecuencias a saltos de 5 kHz (no es un problema).
El divisor programable es una frecuencia bastante alta (aunque
posible)
ATE-UO EC PLL79
Ejemplos de sintetizadores de frecuencia con PLLs (III)
Supongamos que queremos que la frecuencia en la entrada del
divisor programable sea menor que 5 MHz. Entonces elegimos N
F
=
8, de tal forma que la frecuencia mxima a la entrada del divisor
programable sea 27,405/8 = 3,425625 MHz < 5 MHz. Como realmente
necesitamos Af = 5 kHz, entonces f
Xtal
= Af/N
F
= 625 Hz. Los
valores de N
P
sern N
P
= f
VCO
/(N
F
f
Xtal
), es decir: N
P min
= 5393 y
N
P max
= 5481 (lo mismo que en el caso anterior).
2- Con sintetizador con
divisores fijo y programable:
V = k(Au)
f
Xtal f
VCO
=N
F
N
P
f
Xtal
N
P
N
F
V = k(Au) V = k(Au)
f
Xtal f
VCO
=N
F
N
P
f
Xtal
N
P
N
F
Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (III)
ATE-UO EC PLL80
Ejemplos de sintetizadores de frecuencia con PLLs (IV)
El divisor programable es de frecuencia ms baja (ms asequible).
La frecuencia del oscilador es bastante baja, por lo que tambin lo
es la de corte del filtro y, por lo tanto, el lazo es lento.
5393 s N
P
s 5481
26,965 MHz-
27,405 MHz
f
Xtal
= 625 Hz
V = k(Au)
N
P

N
F
=8
Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (IV)
ATE-UO EC PLL81
Ejemplos de sintetizadores de frecuencia con PLLs (V)
Mantenemos en 5 MHz la mxima
frecuencia en la entrada del divisor
programable. Elegimos P = 8. Como
necesitamos Af = 5 kHz, entonces
f
Xtal
= 5 kHz. Elegimos A
max
= P.
Los valores mximo y mnimo de N
son los mismos que los calculados
antes para N
P
:
N
min
= 5393 y N
max
= 5481
3- Con sintetizador de doble mdulo :
Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (V)
V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
V = k(Au) V = k(Au)
f
Xtal
f
VCO
=Nf
Xtal
N
P
N
P
(P+1)/P
Reset (P+1)/P
A
Reset
A
Reset
Por tanto: N
min
= 5393 = N
P min
8 + 1 N
P min
= 674
ATE-UO EC PLL82
Ejemplos de sintetizadores de frecuencia con PLLs (VI)
Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (VI)
Y tambin:
N
max
= 5481 = N
P max
8 + A
Ahora hay que ver qu par de valores enteros de N
P max
y A
cumplen la ecuacin anterior:
A 1 2 3 4 5 6 7 8
N
P max
685 684,875 684,475 684,625 684,500 684,375 684,250 684,125
Luego: N
P max
= 685

Resumen:
A 26,965 MHz N
P
= 674 y A = 1
A 27,405 MHz N
P
= 685 y A = 1
ATE-UO EC PLL83
Ejemplos de sintetizadores de frecuencia con PLLs (VII)
Sintetizador para transmisor de CB de 26,965 MHz
hasta 27,405 MHz en saltos de 10 kHz (VII)
V = k(Au)
N
P
9/8
Reset (P+1)/P
A
Reset
V = k(Au) V = k(Au)
N
P
N
P
9/8
Reset (P+1)/P
A
Reset
A
Reset
674sN
P
s685
f
Xtal
= 5 kHz
1sAs8
26,965 MHz N
P
=674 y A=1
27,405 MHz N
P
=685 y A=1
ATE-UO EC PLL84
Sintetizadores de frecuencia con PLLs y con mezclador (I)
Se cumple:
(f
VCO
- f
Xtal2
)/N
P
= f
Xtal1
f
VCO
= f
Xtal1
N
P
+ f
Xtal2
En caso de necesitar sintetizar frecuencias mayores que
las de funcionamiento de los divisores de frecuencia
Detector de fases
VCO
Filtro pasa-bajos
V = k(Au)
N
P

Divisor de
frecuencias
programable
Filtro
pasa-bajos
f
Xtal1
f
VCO
f
Xtal2
ATE-UO EC PLL85
Sintetizadores de frecuencia con PLLs y con mezclador (II)
Se cumple:
(f
VCO1
f
VCO2
)/N
P1
= f
Xtal1
y f
VCO2
/N
P2
= f
Xtal2

f
VCO1
= f
Xtal1
N
P1
+ f
Xtal2
N
P2

VCO
V = k(Au)
N
P1

f
Xtal1
f
VCO1
V = k(Au)
f
Xtal2
f
VCO2
N
P2

VCO
ATE-UO EC PLL86
Otros sistemas de generacin precisa de seales de
alta frecuencia sin PLLs
f
sal
= f
Xtal
+ f
VFO

VFO
f
Xtal
f
VFO Oscilador a cristal: de frecuencia
relativamente alta y precisa, pero constante.
Oscilador de frecuencia variable (VFO):
frecuencia menos precisa pero variable.
VFO
f
Xtal
f
VFO
f
sal

Con multiplicador de
frecuencia (por 2)
f
sal
= 2f
Xtal
+
f
VFO