Escuela Politécnica Nacional
Facultad de ingeniería eléctrica y electrónica
Laboratorio de Sistemas Digitales
Integrantes: Andy Ismael
Aviles Quishpi
Pablo Andrés Cuasapaz
Armijos
Erika Paola Tamba
Catucuamba
Informe: Práctica N°7
Tema: Diseño SSI
Curso: GR2-1
Fecha: 15 diciembre del 2025
6.1. Presentar los resultados obtenidos de las pruebas, mostrando si los circuitos funcionan
correctamente para todas las combinaciones de entradas.
Durante la realización de la práctica se implementó el medio sumador y el sumador completo de
2 bits utilizando compuertas lógicas básicas AND, OR, NOT y XOR, de acuerdo con la guía de
laboratorio. Debido a inconvenientes presentados durante el montaje físico en la estación de
entrenamiento, no fue posible verificar completamente el funcionamiento del circuito en el
laboratorio, por lo que se procedió a validar el diseño mediante simulación en el software
Proteus.
En la simulación se evaluaron todas las combinaciones posibles de las entradas lógicas,
utilizando Logic Toggle para las señales de entrada y Logic Probe para la visualización de las
salidas. Los resultados obtenidos fueron comparados con los valores teóricos esperados,
verificándose el correcto funcionamiento del circuito.
El sumador completo fue implementado a partir de la interconexión de dos medios sumadores y
una compuerta OR, permitiendo generar correctamente la señal de suma y el acarreo de salida.
Los valores obtenidos en la simulación coinciden completamente con la tabla de verdad del
sumador completo de 2 bits.
Funcionamiento del sumador de 3 bits
Adicionalmente, se implementó un sumador de 3 bits mediante la conexión en cascada de un
medio sumador y dos sumadores completos, donde el acarreo de salida de cada etapa se conecta
al acarreo de entrada de la siguiente. La simulación permitió verificar la correcta propagación
del acarreo y el funcionamiento adecuado del circuito para todas las combinaciones posibles de
entrada.
6.2. Describa los problemas o desafíos presentados durante la realización de la práctica.
Uno de los principales desafíos presentados durante la realización de la práctica fue la
complejidad del montaje físico del circuito, debido al elevado número de compuertas lógicas y
conexiones necesarias, lo cual incrementó la probabilidad de errores en el cableado.
Otro inconveniente fue la correcta identificación y seguimiento de las señales de acarreo entre
las distintas etapas del sumador, especialmente al integrar el medio sumador con el sumador
completo y posteriormente construir el sumador de 3 bits. Una conexión incorrecta en esta señal
afectaba directamente el resultado final.
Asimismo, la comprensión del funcionamiento de la compuerta XOR representó una dificultad
inicial, ya que su comportamiento no es tan intuitivo como el de otras compuertas básicas. Estos
inconvenientes fueron superados mediante la simulación en Proteus, lo cual permitió validar el
diseño y comprobar el correcto funcionamiento del circuito.
6.3. Diseñar en VHDL los circuitos implementados en el laboratorio, presentar el código
realizado y los resultados utilizando el University Program VWF o la plataforma en línea
EDA Playground.
Medio sumador
Código testbench Código Design
Medio sumador
Código testbench Código Design
Medio sumador:
Sumador completo
Multiplexor 2 a 1
Código testbench Código Design
Demultiplexor 2 a 1
Código testbench Código Design
6.4. Conclusiones.
Erika Tamba
La conexión en cascada de medios sumadores y sumadores completos permitió comprender
claramente el concepto de propagación del acarreo, especialmente en la implementación del
sumador de 3 bits.
La simulación del circuito resultó una herramienta fundamental para la verificación del
funcionamiento lógico, especialmente cuando el montaje físico presentó dificultades durante la
práctica de laboratorio.
La práctica contribuyó al fortalecimiento de habilidades en el análisis, diseño y verificación
de circuitos digitales SSI, reforzando los conocimientos teóricos adquiridos en la asignatura de
Sistemas Digitales.
Andy Aviles
La implementación del medio sumador y su integración para formar el sumador completo
permitió comprender de manera práctica el funcionamiento de los circuitos lógicos
combinacionales aplicados a operaciones aritméticas binarias.
Los resultados obtenidos mediante simulación en Proteus coincidieron completamente con los
valores teóricos establecidos en las tablas de verdad, lo que valida el correcto diseño y
funcionamiento de los circuitos implementados.
La utilización de compuertas lógicas AND, OR, NOT y XOR demostró ser adecuada para la
construcción de sumadores binarios, evidenciando la importancia de la compuerta XOR en la
operación de suma sin acarreo.
Pablo Causapaz
El desarrollo del sumador completo permitió comprender de mejor manera el acarreo
de entrada, se entendió de mejor manera como se encadenan operaciones lógicas para
realizar cálculos binarios más complejos
La implementación de multiplexores permitió entender su función como dispositivos de
selección de datos, reforzamos las tablas de verdad como la importancia en la
optimización de circuitos digitales
Con la ayuda del medio sumador se entendió de mejor manera las funciones de suma
acarreo y su relación directa con las compuertas XOR y AND
6.5. Recomendaciones.
Erika Tamba
Es recomendable verificar constantemente los niveles lógicos de las señales utilizando
herramientas como Logic Probe o LEDs, para facilitar la detección de errores durante las
pruebas.
Se aconseja trabajar con un diseño modular, implementando primero bloques básicos como el
medio sumador, antes de integrarlos en circuitos más complejos como el sumador completo o el
sumador de 3 bits.
Se recomienda reforzar el estudio del funcionamiento de la compuerta XOR, ya que esta
desempeña un papel fundamental en los circuitos aritméticos digitales y simplifica
considerablemente el diseño.
Andy Aviles
Se recomienda realizar previamente el análisis de las tablas de verdad y expresiones lógicas
antes de la implementación del circuito, con el fin de reducir errores durante el montaje físico.
Es aconsejable simular los circuitos en software especializado como Proteus antes de llevarlos
al laboratorio, para identificar posibles fallas lógicas y optimizar el tiempo de trabajo.
Se sugiere mantener una adecuada organización del cableado y una correcta identificación de
las señales de entrada, salida y acarreo, especialmente en circuitos con múltiples etapas.
Pablo Causapaz
El desarrollo del sumador completo permitió comprender de mejor manera el acarreo
de entrada, se entendió de mejor manera como se encadenan operaciones lógicas para
realizar cálculos binarios más complejos
La implementación de multiplexores permitió entender su función como dispositivos de
selección de datos, reforzamos las tablas de verdad como la importancia en la
optimización de circuitos digitales
Con la ayuda del medio sumador se entendió de mejor manera las funciones de suma
acarreo y su relación directa con las compuertas XOR y AND
6.6. Bibliografía.
[1] T. L. Floyd, Fundamentos de Sistemas Digitales, 10th ed. Madrid, España: Pearson
Educación, 2011.
[2] R. J. Tocci, N. S. Widmer y G. L. Moss, Sistemas Digitales: Principios y
Aplicaciones, 10a ed. México D.F., México: Pearson Educación, 2007.
[3] C. A. Novillo, Sistemas Digitales. Quito, Ecuador: Escuela Politécnica Nacional,
2010.
[4] C. W. Kann III, “Medio sumador,” en Proyectos de circuitos digitales, LibreTexts
Español, 2022. [En línea]. Disponible: [Link] [Accedido: 15-dic-
2025].
[5] “Sumador completo,” AngelMicelti GitHub Pages, 2023. [En línea]. Disponible:
[Link] [Accedido: 15-dic-
2025].