Modelado Comportamental de PLL Usando Verilog-A

Introducción ARRIBA
referencia Fase/
En este artículo, describimos el modelado comportamental práctico reloj Bucle
Frecuencia ABAJO Bomba de carga
Filtrar
para circuitos altamente no lineales usando Verilog-A, que es Detector
retroalimentación
extensión analógica de Verilog-AMS. Al principio, describimos reloj
técnicas de modelado conductual para fase/frecuencia
Voltaje VCO en
detectores (PFD) y osciladores controlados por voltaje (VCO) Divisor
Controlado
esas son partes esenciales de los sistemas de bucle de enganche de fase /4
Oscilador
mostrado en la Figura 1. Técnica de extracción de parámetros del modelo

técnicas se describen y demuestran más adelante. Finalmente, Figura 1. Diagrama de bloque de PLL.
estos modelos son simulados con SmartSpice y verificados
contra los resultados de las simulaciones de circuitos de transistores.
El reloj REF ocurre antes del flanco ascendente del reloj FB, el
módulo activa la señal UP y luego forza el VCO a
Detector de Fase (PD)
aumentar la frecuencia de oscilación. En el caso inverso,
Un PFD de lógica secuencial bien conocido mostrado en la Figura 2(a) la señal de activación del módulo hacia abajo y fuerza al VCO a
se utiliza para el circuito de detección de fase/frecuencia. Este PFD disminuir la frecuencia. Tenga en cuenta la señal de ARRIBA y ABAJO
produce señales de ARRIBA y ABAJO dependiendo de la son de bajo activo y de alto activo respectivamente.
diferencia de fase entre el reloj de referencia y la retroalimentación
reloj (Figura 2(b)). Lista 1. Representación conductual de PFD en Verilog-A
módulo pll_pd (ref_clk, fb_clk, up_out, down_out);
Detector de Fase (PD)
inout ref_clk, fb_clk, up_out, down_out;
Un PFD secuencial bien conocido que se muestra en la Figura 2(a)
se utiliza para el circuito de detección de fase/frecuencia. Este PFD reloj_ref_electrico, reloj_fb, salida_up, salida_down;

produce señales de SUBIDA y BAJADA dependiendo de la parámetro real vdd=3.3,

diferencia de fase entre el reloj de referencia y la retroalimentación
ttol=10f,
reloj (Figura 2(b)).
ttime=0.2n ;
El modelo conductual de PFD puede ser representado como entero estado; // estado=1 para abajo, -1 para arriba
mostrado en la Lista 1. Este módulo monitorea la diferencia de fase.
real td_arriba, td_abajo ;
diferencia entre los relojes. Cuando el flanco ascendente de

REF
ARRIBA

ABAJO
FB

(a)

Figura 2a. Circuito PFD. Figura 2b. Operación básica.

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 comienzo analógico
Oscilador Controlado por Voltaje (VCO)
@(cruzar( V(ref_clk) - vdd/2 , 1 , ttol )) comenzar
Un oscilador controlado por voltaje ideal genera un peri-
estado = estado - 1; señal de salida odic cuya frecuencia es una función lineal
si(V(up_out)>vdd/2) td_up=480p; else td_up=1005p; de voltaje de control. La frecuencia de salida fout puede ser
si(V(down_out)<vdd/2) td_down=480p; de lo contrario td_down=1090p; expresado como;
fin fout = fnom + ganancia * Vcont
@(cruzar( V(fb_clk) - vdd/2 , 1 , ttol )) comenzar donde fnom es una frecuencia nominal (o de libre funcionamiento),
estado = estado + 1; la ganancia es la ganancia del VCO en Hz/V, y Vcont es un control
si(V(up_out)>vdd/2) td_up=480p; sino td_up=1005p; tensión suministrada por la bomba de carga. Dado que la fase es la

si(V(down_out)<vdd/2) td_down=480p; else td down=1090p; integral de tiempo de frecuencia, la salida sinusoidal del VCO
se puede expresar como;
fin
Vout(t) = A*sin(2*phi*integral(out)) + Voffset
si ( estado > 1 ) estado = 1 ; donde A es una amplitud de sinusoidal y Voffset es un
si ( estado < -1 ) estado = -1; tensión de offset de salida.

V(down_out)<+transición((estado+1)/2*vdd,td_down,ttime); Con base en el principio anterior, modelo de comportamiento de

V(up_out) <+ transición( (estado - 1)/2*vdd+vdd , td_up , ttime ); El VCO se puede representar como se muestra en la Lista 2.

fin
Lista 2. Representación de comportamiento de VCO en Verilog-A
fin de módulo
módulo pll_vco ( entrada, salida ) ;
En este módulo, usamos las variables td_up y td_down para
definir el tiempo de retraso de entrada a ARRIBA y entrada a ABAJO entrada y en,
salida
fuera ;
respectivamente. Dado que el tiempo de retraso de la transición de subida es dif- eléctrico dentro, fuera;

ferent from fall transition, different values should be as- parámetro real vdd = 3.3, // voltaje de operación
asignado a estas variables dependiendo de la transición de salida amp = vdd/2, amplitud de vout
dirección. Los siguientes códigos utilizados en el módulo permiten
offset = vdd/2, // offset of vout
diseñadores para definir diferentes tiempos de retraso para el aumento y la caída
gain = 540e6, // gain [Hz/V]
transicionar de forma independiente.
vnom = 1.27, // vin nominal
si(V(up_out)>vdd/2) td_up=480p; else td_up=1005p;
fnom = 400e6; // frequency at vnom
si(V(down_out)<vdd/2) td_down=480p; else td_down=1090p;

real freq ;

El valor óptimo de las variables se puede obtener de

simulación a nivel de transistor mostrada en la Figura 3 (a) y (b). comienzo analógico

A partir de estos gráficos, podemos obtener el valor óptimo de td_ freq = fnom + ganancia*(V(in) - vnom);
up=480ps al subir y td_up=1005ps al caer, V(out) <+ amp*sin(2*`M_PI*idt(freq)) + offset ;
y td_down=480ps cuando sube y td_down=1090ps
fin
al caer. Al utilizar estos valores óptimos, podemos ver
buena concordancia en las formas de onda de salida de ambos tran- endmodule
simulaciones a nivel de sistema y Verilog-A.

Figura 3. Resultados de simulación del PFD. Se muestran (a) formas de onda UP, y (b) formas de onda DOWN.

Julio 2003 Page 5 El Estándar de Simulación

Noteeso, Vcont es reemplazado por V(in)-vnom en el mod-
descripción de la regla.

El parámetro del módulo fnom es la frecuencia nominal

y está definido en la especificación de diseño. El 'desviación' puede
se define como la mitad de VDD. El vnom y la ganancia deberían ser
extraído de la simulación a nivel de transistor. La figura 4 muestra
el resultado de la simulación a nivel de transistor de la frecuencia VCO
respecto a la tensión de control. vnom se puede encontrar mediante la medición

tensión de control en la que la frecuencia del VCO es igual a

400MHz, y la ganancia se puede obtener calculando la gra-
diente de la curva en Vcont=vnom. En este ejemplo, ob-
se obtuvo vnom=1.27v y ganancia=540MHz/V del gráfico.
El resultado de la simulación de Verilog-A también se muestra en la Figura 4.
Dado que asumimos que la ganancia del VCO es una función lineal de
tensión de control, hay una discrepancia en bajo y alto
régimen de Vcont. Sin embargo, puedes superar este problema
adaptando una función no lineal para la expresión de ganancia. Figura 4. Resultados de simulación del VCO.

Conclusion
Al usar la técnica de modelado conductual, y un mezcla
simulación de señales con SmartSpice, el sistema PLL puede ser
simulado de manera eficiente con buena precisión y razonable
costo de tiempo de ejecución. La característica del módulo puede ser parámetro

caracterizado en la representación conductual, y los parámetros

se puede extraer fácilmente del nivel del transistor simula-
Por lo tanto, un diseñador comenzaría el proceso de diseño por
utilizando un modelo conductual completo de PLL y enfocándose en
optimizando parámetros del módulo. Una vez que haya suficiente perfor-

se obtiene, los módulos pueden ser ampliamente utilizados para

varios subsistemas y en simulaciones de señal mixta en
diseños futuros.

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