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Multiplexor 4 a 1 en VHDL: Práctica y Simulación

El documento presenta el diseño e implementación de un multiplexor 4 a 1 utilizando VHDL, con el objetivo de simular su comportamiento en la selección de entradas. Se describe la funcionalidad del multiplexor y se incluye el código VHDL correspondiente, así como los resultados de la simulación que confirman su correcto funcionamiento. Las conclusiones destacan la correcta implementación y el comportamiento esperado del multiplexor en sistemas digitales.

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Multiplexor 4 a 1 en VHDL: Práctica y Simulación

El documento presenta el diseño e implementación de un multiplexor 4 a 1 utilizando VHDL, con el objetivo de simular su comportamiento en la selección de entradas. Se describe la funcionalidad del multiplexor y se incluye el código VHDL correspondiente, así como los resultados de la simulación que confirman su correcto funcionamiento. Las conclusiones destacan la correcta implementación y el comportamiento esperado del multiplexor en sistemas digitales.

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UNIVERSIDAD AUTÓNOMA DE SINALOA

Facultad de Informática Culiacán.


Ingeniería en Telecomunicaciones, Sistemas y Electrónica.

Asignación:
Dispositivos lógicos programables.

Docente:
M. C Ramiro Alberto Castro Ochoa.

Grado y Grupo:
4-1 (ITSE).

Semestre:
8.

Reporte de práctica:
Multiplexor.

Realizado por:
Carlos Eduardo Vega Lizarraga.

Culiacán, Sinaloa.
Título: Diseño e implementación de un multiplexor 4 a 1 en VHDL.

Objetivo: Diseñar e implementar un multiplexor 4 a 1 utilizando el lenguaje VHDL.


Simular su comportamiento para verificar su correcto funcionamiento en la selección
de entradas mediante señales de control.

Marco teórico:

Multiplexor (MUX)

Es un circuito combinacional que permite seleccionar una de varias señales de


entrada y dirigirla a una única salida. La selección se realiza mediante líneas de
control.

MUX 4:1

Un multiplexor 4 a 1 tiene:

●​ 4 entradas de datos (I0, I1, I2, I3)​

●​ 2 líneas de selección (sel(1:0))​

●​ 1 salida (Y)​

La salida depende del valor binario de las líneas de selección:

sel Salida =

00 I0

01 I1

10 I2

11 I3
Desarrollo:

4.1 Descripción funcional.

El MUX 4:1 entrega en su salida una de las cuatro entradas, según el valor de las
señales de selección. Este dispositivo es común en sistemas digitales como
procesadores, memorias y unidades de control.

4.2 Código VHDL del multiplexor 4:1.


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity mux_4x1 is
Port (
I0 : in STD_LOGIC;
I1 : in STD_LOGIC;
I2 : in STD_LOGIC;
I3 : in STD_LOGIC;
sel : in STD_LOGIC_VECTOR(1 downto 0);
Y : out STD_LOGIC
);
end mux_4x1;

architecture Behavioral of mux_4x1 is


begin
process(I0, I1, I2, I3, sel)
begin
case sel is
when "00" =>
Y <= I0;
when "01" =>
Y <= I1;
when "10" =>
Y <= I2;
when "11" =>
Y <= I3;
when others =>
Y <= '0';
end case;
end process;
end Behavioral;
Resultados:

Durante la simulación, se asignaron valores distintos a las entradas y se probaron


todas las combinaciones posibles de las señales de selección:

I3 I2 I1 I0 sel Salida (Y)


esperada

1 0 1 0 00 0

1 0 1 0 01 1

1 0 1 0 10 0

1 0 1 0 11 1

La simulación mostró que la salida cambia correctamente de acuerdo con el valor de


sel, seleccionando la entrada correspondiente.

Conclusiones:

●​ Se implementó correctamente un multiplexor 4:1 en VHDL.​

●​ La lógica de selección mediante la señal sel se comportó según lo esperado.​

●​ La práctica demuestra cómo un multiplexor puede controlar el flujo de datos


en sistemas digitales.​

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