ESCENARIO

ESCENARIO

MODO: EL MODO SE DEFINA COMO UN CONJUNTO DE RELOJES, VOLTAJES DE SUMINISTRO, TEMPORIZACIÓN

RESTRICCIONES Y BIBLIOTECAS.

TIPO DE MODOS:
[Link] FUNCIONAL.
[Link] DE PRUEBA.

CONTiene restricciones de SDC.

EN DISEÑO, DIFERENTES MODOS DE FUNCIONALIDAD CONTIENEN DIFERENTES SDC.
EN EL DISEÑO ESTÁN PRESENTES DIFERENTES MODOS DE FUNCIONAMIENTO.

CONSTRICCIONES EN MODO DE PRUEBA MIENTRAS EL CHIP ES UN DISPOSITIVO EN PRUEBA:

●PERÍODO DE RONDA DEL PROBADOR Y FUENTES DE RELOJ.
●PRUEBA DE MODELO DESVIACIÓN EN LOS PUERTOS DE ENTRADA.

●EXCEPCIONES DE TIEMPO DIFERENTES.

● DIFERENTE CONFIGURACIÓN/RETENCIÓN EN LOS PUERTOS DE SALIDA.

●LA CADENA DE ESCANEO SE EJERCE EN MODO DE PRUEBA. (NO EN MODO FUNCIONAL).

ESQUINAS
LAS ESQUINAS CONTIENEN PVT'S.
ESQUINA DEL MEJOR CASO
|
PVT -------------

|
______________PEOR ESCENARIO ESQUINA.

PARA LA CONFIGURACIÓN :

Ruta de llegada-------- |
|--------------------->Max Dealys
Ruta de datos------------|
Ruta Requerida------------------------------->Mínimos Retrasos

PARA MANTENER:
Camino de llegada-------- |
Min Dealys
Ruta de datos------------|

Ruta Requerida------------------------------->Mínimos Retrasos

MEJOR CASO :--------->MÁS RÁPIDO<-------->MÍNIMOS RETARDOS<------->Temprano<-----------> PARA SOSTENER

●MÍNIMOS RETARDOS EN LA RUTA DE LLEGADA, RUTA DE DATOS.

●MÁXIMOS RETRASOS EN LA RUTA DEL RELOJ.

PVT: PROCESO---------------------->RÁPIDO
TENSIÓN
BAJA

PEOR ESCENARIO
●MÁXIMOS RETRASOS EN LA RUTA DE LLEGADA, RUTA DE DATOS.
●MINIMOS RETRASOS EN LA RUTA DEL RELOJ.

PVT: PROCESO-------------------->LENTO
TENSIÓN-------------------->BAJA
ALTA

VERIFICACIÓN FÍSICA
EN LA VERIFICACIÓN FÍSICA SE VERIFICA:
1. LVS (DISPOSICIÓN VERSUS ESCHEMÁTICO)
2. RDC (DISEÑO VERIFICACIÓN DE RESTRICCIONES DE REGLA
3. ERC (ELÉCTRICO) VERIFICACIÓN DE REGLAS)

LAYOUT VERSUS ESQUEMÁTICO (LVS):

LOS ENTRADAS SON ARCHIVOS (.LVS.V) Y (.GDSII) Y ARCHIVOS DE REGLAS.
COMPARACIÓN DE DOS CIRCUITOS ELÉCTRICOS EQUIVALENTES CON RESPECTO A SU
CONECTIVIDAD

COMPARACIÓN ENTRE EL ARCHIVO (.GDSII) Y EL ARCHIVO NETLIST EXTRAÍDO (.LVS.V).

FINALMENTE AMBOS SE CONVIERTEN EN UN NIVEL DE ESPECIAS.

LOS CHEQUES LVS SON:
EXTRAER ERRORES :
● PANTALONES CORTOS

● ABRE
● FLOTEANTE REDES.

COMPARAR ERRORES:

● PIN ERRORES
PARAMÉTRICO ERRORES
● DISPOSITIVO DESCOINCIDENCIA
NET DESCOINCIDENCIA
MALFORMADO DISPOSITIVOS
● PUERTOS DESAJUSTE

VERIFICACIÓN DE RESTRICCIONES DE DISEÑO (DRC):

LA ENTRADA ES UN ARCHIVO .GDSII Y UN ARCHIVO DE REGLAS.
CHEQUES:

● ACTIVO A ESPACIOS ACTIVOS.

● BIEN A ESPACIOS DE POZO.
MÍNIMO LONGITUD DEL CANAL DEL TRANSISTOR.
● MÍNIMO ANCHO DEL METAL.
METAL A ESPACIOS METÁLICOS.
● ESD (ELECTRO DESCARGA ESTÁTICA.
E/S REGLAS.
METAL DENSIDAD DE RELLENO.
VERIFICACIÓN DE REGLAS ELÉCTRICAS (ERC):

EL ARCHIVO ES (.GDSII).

IMPLICA VERIFICAR UN DISEÑO PARA TODAS LAS CONEXIONES ELÉCTRICAS.

LOS CHEQUES SON:

WELL Y ÁREAS DE SUSTRATOS PARA CONTACTOS Y ESPACIOS ADECUADOS.
ASEGURANDO CONTACTOS DE POTENCIA CORRECTOS Y CONEXIONES A TIERRA.
● A LOCALIZAR DISPOSITIVOS FLOTANTES Y POZOS FLOTANTES.
A LOCALIZAR DISPOSITIVO QUE ESTÁ EN CORTO.
A LOCALIZAR DISPOSITIVOS CON CONEXIONES MISSING.
● PUERTA CONECTADO DIRECTAMENTE A SUMINISTROS.
● FLUYENDO ENTRADAS.

VERIFICACIONES FORMALES:

EN LA VERIFICACIÓN FORMAL, LAS COMPROBACIONES SON EQUIVALENCIAS LÓGICAS.

COMPROBANDO ENTRE LA NETLIST FINALMENTE EXTRAÍDA (.V) Y LA NETLIST SINTETIZADA (.V).

LAS ENTRADAS SON NETLIST EXTRACTADA (.V) Y NETLIST SINTETIZADA (.V).

AQUÍ VERIFICANDO LA CORRECCIÓN DE FUNCIONALIDAD.

CONFIGURACIÓN DE FIJACIÓN Y TIEMPO DE SUJECIÓN DE FIJACIÓN

TIEMPO DE CONFIGURACIÓN: EL TIEMPO MÍNIMO QUE LOS DATOS DEBEN SER ESTABLES ANTES DE
LLEGADA DE CLCK SENSIBLE.

VERIFICACIÓN DE CONFIGURACIÓN: LOS DATOS LANZADOS EN EL LÍMITE SENSIBLE DEL FRACASO DEL LANZAMIENTO
DEBE SER CAPTURADO EN EL PRÓXIMO BORDE SENSIBLE DEL FLOP CAPTURADO.
TIEMPO DE MANTENIMIENTO: EL TIEMPO MÍNIMO QUE LOS DATOS DEBERÍAN ESTAR ESTABLES DESPUÉS DE
LLEGADA DEL RELOJ SENSIBLE.

RETENCIÓN DE VERIFICACIÓN: LOS DATOS LANZADOS EN EL LÍMITE SENSIBLE DEL FRACASO DEL LANZAMIENTO
NO DEBE SER CAPTURADO EN EL MISMO BORDE SENSIBLE DEL FLOP CAPTURADO.

SOLUCIONES DE CONFIGURACIÓN

1. BUFFER INSERCIÓN
2. AUMENTO DE TAMAÑO LA CÉLULA CONDUCTORA
3. REDUCIR LONGITUD NETA
4. CÉLULA AUMENTO DE TAMAÑO.
5. CONDUCIR AUMENTO EN LA FUERZA DEL LANZAMIENTO DE FLOP.
6. LÓGICO OPTIMIZACIÓN EN LA RUTA DE DATOS.
ÚTIL SESGO.
8. PIPELINING.
9. USO SINCRONIZAR CÉLULAS.
10. AUMENTO DEL ANCHO NETO.
11. UTILIZAR CÉLULAS LVT.
12. DIVIDIR LA LÓGICA COMBINACIONAL.
13. AUMENTAR EL PERÍODO DEL RÉGIMEN.
14. USO DE SINCRONIZADOR DOBLE UTILIZANDO FLIP FLOPS.
15. VÍA REDUNDANTE.
16. REDUCIR LOS REDES DE MÁS FANOUT DENTRO DE LA LÓGICA
17. DOBLE VIA
18. SALTO DE CAPA

ARREGLOS DE RETENCIÓN:

DELAY INSERCIÓN DE BUFFER.

2. CÉLULA REDUCCIÓN DE PERSONAL.
3. AUMENTO LONGITUD NETA.
4. USAR CELULAS HVT.
5. ESCANEAR REORDENAMIENTO DE CADENAS.
6. AJUSTANDO RUTAS DE TEMPORIZACIÓN
7. PUEDE SE ARREGLARÁ AGREGANDO RETARDOS EN LOS PUERTOS DE ENTRADA.
8. RELOJ TALLAS
UNO SE PUEDEN AÑADIR BILLETES DE BÚSQUEDA
10. REDUCIR EL DESFASE DEL RITMO
11. SE PUEDE SOLUCIONAR AÑADIENDO RETRASOS EN LOS PUERTOS DE ENTRADA

12. AUMENTAR LONGITUD NETA (JOG)

REPARANDO LA MIGRACIÓN ELECTRÓNICA

ELECTROMIGRACIÓN

CUANDO UNA ALTA DENSIDAD DE CORRIENTE TRANSFIERA A TRAVÉS DE UN CABLE LARGO DURANTE UN LARGO PERIODO
EL TIEMPO DEBIDO A QUE ESTOS ELECTRONES SE MUEVEN CON ALTAS ACELERACIONES, DEBIDO A ESTO
ESOS ESTÁN TRANSFERIENDO SU MOMENTO A LOS ÁTOMOS DE METAL. DEBIDO A ESTO
PUEDEN MIGRAR Y ALEJARSE DEL METAL.

ESTO PUEDE CAUSAR LOS CORTOS Y ABRE.

SOLUCIONES

AL EVITAR ESTE PROBLEMA DUPLICAR EL ANCHO DE LAS REDES.

EVITA LOS GRANDES CONTROLADORES Y LOS GRANDES BUFFERES.

ARREGLANDO LA INTERFERENCIA
CHARLA CRUZADA:

LA TRANSFERENCIA DE VOLTAJE DE UNA RED DE ALTO CONMUTACIÓN (RED AGRESORA) A

OTRA RED (BBAJO CAMBIO (O) ALTO CAMBIO (O) RED VÍCTIMA (O) CONSTANTE
A TRAVÉS DE LA CAPACITANCIA DE ACOPLAMIENTO, ESTO PUEDE CAUSAR CRUZAMIENTO.

TÉCNICAS DE REDUCCIÓN:

VÍCTIMA ANCHO NETO AUMENTANDO ENTONCES RESISTENCIA DISMINUYE SE UTILIZA EN

ROTEO TAMBIÉN.
ESPACIADO AUMENTO ENTRE LA RED DEL AGRESOR Y LA RED DE LA VÍCTIMA.
● BUFFERIZANDO SOBRE REDES CONSTANTES (O) REDES VÍCTIMAS.
● COLLOCACIÓN REDES DE SUELO ENTRE LA RED DEL AGRESOR Y LA RED DE LA VÍCTIMA
ENTONCES DESCARGA DE VOLTAJE EN LA RED DE TIERRA ENTONCES SIN INTEGRIDAD DE SEÑAL
PROBLEMA. ESTO SE LLAMA ESCUDO.
MANTENER SUMINISTRO ESTABLE.
RÁPIDO TASA DE CAMBIO
● JOGGING (AUMENTO MEDIA PISTA POR MEDIA PICADURA.
● CAPA SALTANDO (SALTA UNA CAPA POR ENCIMA DE LA CAPA Y VUELVE A LA MISMA CAPA)
AUMENTAR FUERZA DE CONDUCCIÓN DE CÉLULA
CÉLULA TAMAÑO (AUMENTO DE TAMAÑO)
PROFUNDO N-WELL.
 GUARDIA ANILLO.

ARREGLANDO DRC'S

SOLUCIÓN DEL RDC

LOS DRC SON DIFERENTES TIPOS :

LÓGICO R.D.C.
2. FÍSICO RDC.

DRC LÓGICOS:

MÁX TRANSICIÓN
2. MAX CAPACITANCIA
3. MÁX DIFUSIÓN

TRANSICIÓN MÁXIMA:

TÉCNICAS DE ARREGLAR:

● AÑADIR UN AMORTIGUADOR EN EL MEDIO DEL CABLE DE LARGA LONGITUD.

REDUCIR LA LONGITUD DEL ALAMBRE.
· AÑADIENDO UNA CADENA DE BUFERS.

CAPACITANCIA MÁXIMA

TÉCNICAS DE ARREGLO

DISMINUCIÓN LONGITUD DEL CABLE EN EL LADO DE SALIDA.

MAX FANOUT:

TÉCNICAS DE REPARACIÓN:

ADICIONANDO UNA CARGA DE LA MISMA CELDA SERÁ DIVIDIDA.

● COMPARTIENDO LA CARGA

DRC FÍSICOS:

ALAMBRE ESPACIADO DE CABLES (ESPACIADO MÍNIMO)

 2. MIN ANCHO DE LOS HILOS
3. VÍA A TRAVÉS DE ESPACIOS
4. MUESCA EVITANDO

TÉCNICAS DE ARREGLO:

● BUSCAR Y REPARACIÓN

DIFERENTES TIPOS DE CÉLULAS

TIPOS DIFERENTES DE CÉLULAS:

CÉLULAS ESTÁNDAR

○ Nada Pero las celdas base (puertas, flip-flops).

● TOQUE CELDAS:
Evita Problema de Latch up (Colocación de estas celdas a una distancia particular).
Células son celdas solo físicas que tienen pines de alimentación y tierra y no tienen
pines de señal.
○ Toca las celdas son celdas bien atadas que sesgan la infraestructura de silicio de los pozos n o
pozos-p.
Ellos se utilizan tradicionalmente para que Vdd o Gnd estén conectados al sustrato o
pozo n respectivamente.
○ Esto es ayudar a conectar TIE Vdd y Gnd, lo que resulta en menos deriva y prevención
de latchup.
○ Requerido por algunas bibliotecas tecnológicas para limitar la resistencia entre la Potencia o
Conexiones a tierra al pozo del sustrato.
CÉLULAS DE ATADURA

○ Eso se utiliza para prevenir el daño de las células; Alto vínculo celda (La entrada de Gate One es
conectado a Vdd, otra entrada está conectada a la red de señal); Conectar las celdas a tierra Gate
una entrada está conectada a Vss, otra entrada está conectada a la señal.
Las celdas de Tie - alto y Tie - bajo se utilizan para conectar la puerta del transistor a
ya sea Alimentación o Tierra.
○ En nodos de tecnología más baja, si la compuerta está conectada a Energía o Tierra. El
el transistor podría ser activado "ON/OFF" debido a rebotes de alimentación o tierra.
○ Estos las celdas son parte de la biblioteca de celdas estándar.
○ El celdas que requieren Vdd (típicamente señales constantes conectadas a 1) se conectan a atar
células altas.
 ○ El celdas que requieren Vss/Vdd (típicamente señales constantes atadas a 0) conectan
atar celdas bajas.
CELDAS DE TAPÓN:
○ A Conoce el final de la fila, y en los bordes se colocan celdas de tapón para evitar
las celdas se dañan al final de la fila para evitar una longitud de onda de láser incorrecta para
fabricación correcta.
Tú se pueden agregar celdas de extremo en ambos extremos de una fila de celdas.
Tapa final células que rodean el área central características que sirven como segundo polito
células
○ colocado en el borde de la fila.
○ El las celdas de biblioteca no tienen conectividad de celda ya que solo están conectadas a
Riel de alimentación y tierra
Así asegúrate de que no haya huecos entre "WELL" y "IMPLANT LAYER"
y para prevenir las violaciones de la RDC cumpliendo con "BIEN ATADO - DESCONECTADO"
los requisitos para filas centrales utilizamos celdas de tapa de extremo.
○ Por lo general agregando la "Extensión de Pozo" para diseños correctos de DRC.
○ Fin los tapones son una "EXTENSIÓN POLITÉCNICA" para evitar la fuente de drenaje CORTA
Células DECAP
Cargar Compartir; Para evitar la caída dinámica de IR, las cargas se almacenan en las celdas y
libere el cargo a los Nets.
Desacoplamiento las celdas de condensadores, o celdas Decap, son celdas que tienen un condensador
colocado.
Entre la línea de potencia y la línea de tierra para superar la caída de voltaje dinámica.
Dinámico La caída de IR ocurre en el borde activo del reloj en el que hay un alto
Las corrientes se extraen de la Red Eléctrica durante una corta duración.
○ Si el poder está lejos de ser un fracaso, las posibilidades están ahí de que el fracaso pueda convertirse en
Estado Metastable.
○ A se añaden decaps adicionales, cuando los requisitos actuales son altos
Las descargas de decaps y proporcionan un impulso a la red eléctrica.
CÉLULAS RELLENADORAS

○ Relleno Las celdas se utilizan para conectar los espacios entre las celdas después de su colocación.
○ Relleno las celdas se utilizan para establecer la continuidad de los N-Wells y el
CAPAS DE IMPLANTE en las filas de celdas estándar, algunas de las celdas tampoco
tienen la Conexión a Granel (conexión de sustrato) debido a su pequeño tamaño
(células delgadas).
 ○ En en esos casos, el apoyo de células mediante la inserción de células rellenas puede conectar
esos substratos de pequeñas celdas a las redes de Power/Ground.
es decir esas celdas de estaño pueden usar la conexión Bulk de las otras celdas (esto es uno de
la razón por la que obtienes un chequeo LVS independiente fallido en algunas celdas)
CÉLULAS ICG:
○ Reloj celdas de compuerta, para evitar la disipación de potencia dinámica.
○ Registrar los bancos deshabilitados durante algunos ciclos de reloj.
○ Durante en modos de reposo, los relojes pueden ser apagados para ahorrar energía dinámica
disipación en flip-flops.
○ Propio el circuito es esencial para lograr un estado de reloj controlado para prevenir fallos falsos
en los caminos del reloj
CÉLULAS DE APAGADO DE ENERGÍA:

■ En Apagar la potencia para evitar la disipación de potencia estática.

Celdas de apagado de energía:

■ Poder interruptores
■ Nivel Cambiadores
Retención registros
■ Aislamiento células

Poder controlador
CÉLULAS PAD:
○ A Interfaz con dispositivos externos; entrada de alimentación, reloj, pines están conectados
para acolchar celdas y también por fuera.
● CELDAS DE ESQUINA:

○ Esquina Los pads se utilizan para la continuidad del pozo.

○ A levanta el chip.
● CELDAS MACRO:
○ Recuerdos.
○ El Las celdas de memoria se llaman Macros.
○ A almacenar información utilizando elementos secuenciales ocupa mucho espacio.
○ A Un flip-flop único podría utilizar entre 15 y 20 transistores para almacenar un bit.
datos de manera eficiente y tampoco ocupan mucho espacio en el chip comparativamente
usando macros.
CÉLULAS DE REPUESTO

○ Usado en el ECO.

Repuesto Las celdas son celdas estándar en un diseño que no son utilizadas por la lista de conexiones.
 Colocando las celdas de repuesto en tu diseño proporcionan un margen para corregir lógica
error que podría detectarse más tarde en el flujo de diseño, o para ajustar la velocidad
de su diseño.
○ Repuesto las celdas son utilizadas por el comando fix ECO durante el proceso ECO.
CÉLULAS RELLENAS DE ALMOHADILLA:

○ Usado para Continuidad de Bienes, Colocado entre Alfombrillas.

● CÉLULAS JTAG:
○ Estos se utilizan para verificar la conectividad de entrada y salida.

DIFERENTES ARCHIVOS EN DISEÑO FÍSICO

ARCHIVOS

[Link] LÓGICAS--------------------------->.lib, .db

[Link] FÍSICAS ------------------------->.lef, .milkyway (O) .volcano (O),
.plib(OR).enc
[Link] DE TECNOLOGÍA ---------------------------->.tf
[Link]+ -------------------------------------------------->.tlup
[Link] DE TECNOLOGÍA INTERCONECTADA ------>.itf
[Link] DE MAPEADO ------------------------------------>.map
[Link] --------------------------------------------->.v,(O) .ddc ,(O) .db, (O) .EDIF
[Link]----------------------------------------------------->.sdc
[Link] DE COLOCACIÓN DE CÉLULAS DE SOLO PAD FÍSICO --------------------->.tdf

[Link] DE CADENA SCAN ------------------------------->.scandef

[Link] RATE FILE------------------------------>.saif, (O) .vcd
[Link] ECO ----------------------------------------->.eco
[Link] GDS------------------------------------------>.gds
[Link] DE REGISTRO------------------------------------------>.log

[Link] DE INFORME-------------------------------------->.rep
[Link] DE INTERCAMBIO DE DISEÑO------------------>.def

[Link] DE RETARDO ESTÁNDAR------------------->.sdf

[Link] DE INTERCAMBIO PARASITARIO ESTÁNDAR--------->.spef

CALCULATIONS:

CÁLCULOS DE POTENCIA:
----->NÚMERO DEL PAD DE POTENCIA CENTRAL REQUERIDO PARA CADA LADO DEL CHIP=(TOTAL
POTENCIA CENTRAL)/{NÚMERO DE LADOS)*(TENSIÓN CENTRAL)*CORRIENTE MÁXIMA PERMITIDA
PARA UN PAD DE E/S)} .

ANCHO DEL ANILLO CENTRAL:

CORRIENTE DEL NÚCLEO (mA) = (POTENCIA DEL NÚCLEO) / (VOLTAJE DEL NÚCLEO)

ANCHO DEL ANILLO DEL NÚCLEO P/G=(CORRIENTE TOTAL DEL NÚCLEO)/{([Link])*(CORRIENTE MÁXIMA
DENSIDAD DE LA CAPA DE METAL UTILIZADA PARA EL ANILLO PG}

------->DENSIDAD DE CORRIENTE MÁXIMA Rj mA.

RESISTENCIA DE LA HOJA: Rs OHMIOS/CUADRADO.

-------->TOTAL ACTUAL=CONSUMO TOTAL DE POTENCIA DEL CHIP(P)/VOLTAGE(V).

-------->NO. DE PADS DE POTENCIA (Npads) = Itotal / Ip

Itotal =TOTAL ACTUAL

------->Ip OBTENIDO DE LA ESPECIFICACIÓN DE LA BIBLIOTECA IO.

NÚMERO DE PINS DE ALIMENTACIÓN

-------->ESPECIFICACIÓN DE CORRIENTE MÁXIMA DE CADA CAPA METÁLICA DE LA BIBLIOTECA (Rj).

---------->ANCHO TOTAL DE METALES REQUERIDO EN LAYER1=LAYER2=

Wtotalstrap=Itotal/(2*Rj)

----------->ASUMIENDO ESPACIOS ENTRE LAS CORREAS=Lespacio

L<(Vmax)/(Rj*Rs)

Vmax = CAÍDA DE TENSIÓN MÁXIMA PERMITIDA

Rj= DENSIDAD DE CORRIENTE MÁXIMA

Rs=RESISTENCIA DE HOJA

---------->ÁREA TOTAL NUCLEAR=Wcore*Hcore

ALTURA

ANCHO

----------->NÚMERO DE CORREAS VERTICALES=Nv=Wcore/L

----------->NÚMERO DE CORREAS HORIZONTALES=NH=Hcore/(2*L)

------------>ANCHO MÍNIMO DE LA CORREA REQUERIDO = Wring/(Nv*Nh)

CAÍDA DE IR:

------> PROMEDIO DE CORRIENTE A TRAVÉS DE CADA CORREA=IstrapAvg=(Itotal)/(2*Ncorreas)mA

--------> CAÍDA DE TENSIÓN APROPIADA EN EL CENTRO DE LA CORREA = Vdrop o IRdrop

=IstrapAvg*Rs*(W/2)*(1/Wstrap)

--------->NÚMERO DE CORREAS ENTRE DOS PADS DE POTENCIA

Dpadspacing/Lspace.

ANCHO MÍNIMO DEL ANILLO

PODER

-------->POTENCIA TOTAL= POTENCIA ESTÁTICA + POTENCIA DINÁMICA

=POTENCIA DE FUGA+[POTENCIA INTERNA+POTENCIA DE CONMUTACIÓN EXTERNA]

=POTENCIA DE FUGA+[{POTENCIA DE CORTOCIRCUITO + POTENCIA + POTENCIA INT}] + EXT

CONECTANDO PODER

=POTENCIA_DE_FUGA+[ {(Vdd*Isc)+(C*V*V*F)+(1/2*C*V*V*F)]

Isc=CORRIENTE DE CORTOCIRCUITO

C=CARGAR CAP

S=FACTOR DE ACTIVIDAD DE CONMUTACIÓN.

-----ANCHO DEL ANILLO CENTRAL:

CORRIENTE DEL NÚCLEO = (POTENCIA DEL NÚCLEO) / (VOLTAGE DEL NÚCLEO).

ANCHO DEL ANILLO P/G CENTRAL = (CORRIENTE TOTAL)/(NÚMERO DE LADOS * DENSIDAD DE CORRIENTE MÁXIMA)
DE LA CAPA DE METAL UTILIZADA PARA EL ANILLO DE PAD P/G

EXPORTACIÓN DE ARCHIVO GDS DE VERIFICACIÓN FINAL

VERIFICACIÓN FINAL:
 [Link]ÓN DE PARASITOS: EXTRAE VALORES R Y C PARA OBTENER ORIGINAL
RETARDOS. HERRAMIENTA: LICENCIA STAR RC XT
[Link]ÓN DE TIEMPO: SE ENCUENTRA USANDO HERRAMIENTA PRIME TIME.
3. CHEQUEOS DE LVS Y ERC: ESTOS SE ENCUENTRAN UTILIZANDO HERRAMIENTAS CALIBRE Y HERCULES.

4. CHEQUES DRC: ESTO SE DESCUBRE UTILIZANDO CALIBRE, HERRAMIENTAS HERCULIES.

DESPUÉS DE LA VERIFICACIÓN:

DESPUÉS ESTE LIBERAMOS EL ARCHIVO GDS

2. EN ESTA INFORMACIÓN DE TODOS LOS POLÍGONOS ESTÁ PRESENTE.

DESPUÉS DEL GDS

DESPUÉS DE ESTO, FINALMENTE ESTAMOS EN BASE TAPE OUT (BTO).

DESPUÉS DE LA SALIDA DE CINTA BASE HAREMOS LA SALIDA DE CINTA METÁLICA (MTO).

ACABADO DE CHIP:

EN EL ACABADO DE CHIP:

NECESITAMOS HACER:
[Link]ÓN DE ANTENA: A MEDIDA QUE AUMENTA EL ÁREA TOTAL DE ALAMBRE DURANTE EL PROCESAMIENTO, EL

EL ESTRÉS DE VOLTAJE EN LA ÓXIDO DE PUERTAS AUMENTA Y PUEDE DAÑAR LA CAPA DE ÓXIDO.

[Link] DE PARTÍCULAS ALEATORIAS: EL EFECTO DE PARTÍCULAS ALEATORIAS ES (i) CABLES EN

EL ESPACIADO MÍNIMO SON MÁS SUSCEPTIBLES A CORTOCIRCUITOS. (ii) CABLES EN MÁXIMO

LAS ANCHURAS SON LAS MÁS SUSCEPTIBLES A LAS APERTURAS.
[Link] POR INSERCIÓN: EL VACÍO EN LAS VIAS ES UN PROBLEMA SERIO EN

FABRICACIÓN.
[Link]ÓN DE CÉLULAS RELLENO: ALGUNOS SITIOS DE COLOCACIÓN PERMANECEN VACÍOS EN ALGUNOS

FILAS.
5. INSERCIÓN DE RELLENO METÁLICO: METAL SOBRE GRABADO.

6. PERFORACIÓN DE METAL: EROSIÓN DEL METAL, DESPEGUE DEL METAL.

TÉCNICAS DE FIJACIÓN DE ANTENAS

(ESTOS SON FIJACIONES EN EL MOMENTO DE LA BÚSQUEDA Y REPARACIÓN)

DIVIDIENDO METAL (SALTO DE CAPA).

● AÑADIENDO Diodo en modo de polarización inversa.
TÉCNICAS DE REPARACIÓN DE DEFECTOS DE PARTÍCULAS ALEATORIAS

PROPAGACIÓN (OR) JOG (DESVIAR RUTAS A FUERA DE CAMINO EN 1/2 PITCH) ------> REDUCIR
PANTALONES CORTOS
AMPLIACIÓN (AUMENTO EL ANCHO DEL CABLE)------------>ESTO PUEDE REDUCIR ABERTURAS.

REDUNDANTE POR INSERCIÓN

REDUNDANTE VIA ES LA TÉCNICA PARA REDUCIR LOS VACÍOS EN LA CAPA METÁLICA.

INSERCIÓN DE CÉLULAS RELLENO

● RELLENO LA INSERCIÓN CELULAR ES UNA DE LAS TÉCNICAS PARA UTILIZAR

ÁREA TOTAL SIN GRIETAS.
TI IS GOOD TECHNIQUE BECAUSE IN THE FUTURE WE CAN REPLACE FILLER
CÉLULAS CON CÉLULAS DE RESERVA CON UNA LÓGICA.

INSERCIÓN DE RELLENO METÁLICO

● AT EN EL TIEMPO DE GRABADO UTILIZAN ALGUNOS TIPOS DE QUÍMICOS DEBIDO A ESO

LAS PERDIDAS DE METAL DE QUIMICA SON MAYORES POR AQUELLA EN LA QUE ESTAMOS INSERTANDO EL METAL
LLENA.

RANURADO DE METAL

METAL EL SLOTTING ES UNA TÉCNICA PARA EVITAR PROBLEMAS COMO EL LEVANTAMIENTO DE METAL
APAGADO, EROSIÓN METÁLICA.

ECO

LOS ECO'S SON DE DOS TIPOS: 1) ECO'S DE TIEMPO (PARA MEJORAR EL TIEMPO)

2) ECO'S FUNCIONALES (PARA AÑADIR FUNCIONALIDAD)

TIEMPO ECO ECO FUNCIONAL

| |

----------------------------- ---------------------------

| | | |

CONGELAR NO CONGELAR CONGELAR NO CONGELAR

ES EL CAMBIO TARDÍO EN EL FLUJO.

---------->DESPUÉS DEL ENRUTAMIENTO SI QUEREMOS HACER ALGÚN CAMBIO O AÑADIR NUEVAS CÉLULAS, ESTOS
TODO SE HIZO EN EL ESCENARIO ECO.

AQUÍ DOS TIPOS DE ECO PRESENTE:

FRENO SILICONA ECO

(ii) SILICON ECO NO CONGELANTE

--------->EN SILICON ECO EN FREEZE NO TENEMOS OPORTUNIDAD DE AGREGAR CÉLULA, AQUÍ ES UN REPUESTO
LAS CÉLULAS SE UTILIZAN PARA ESTO.

EN SILICÓN NO CONGELADO PODREMOS AÑADIR LAS CELDAS DESPUÉS DEL RUTEADO.

RUTEO (BÚSQUEDA Y REPARACIÓN)

BUSCAR Y REPARAR :

---->BUSCAR Y REPARAR LAS VIOLACIONES DEL DRC QUE PERMANECEN A TRAVEZ DE MÚLTIPLES
BUCLES USANDO SBOX PROGRESIVAMENTE GRANDES.

ROTEO (ROTEO DETALLADO)

RUTA DETALLADA

---->DETALLE DE RUTA HECHA EN RUTEO ACTUAL.

----->SIGNIFICA CONEXIONES METÁLICAS DE RUTEO ACTUAL.

----->VERIFIQUE TAMBIÉN LOS DRC FÍSICOS.

----->RUTA DETALLADA NO FUNCIONA EN TODO EL CHIP AL MISMO TIEMPO COMO

ASIGNACIÓN DE RASTREO.

EN LUGAR DE ESO FUNCIONA REDIRIGIENDO DENTRO DE LOS LÍMITES DE UN ÁREA PEQUEÑA

LLAMADO UN 'SBOX'.

SBOX: DIVIDIR EL BLOQUE EN MINI CAJAS ESTAS SE UTILIZAN PARA LA RUTA DETALLADA.

RUTEO (ASIGNACIÓN DE SEGUIMIENTO)

SEGUIMIENTO DE ASIGNACIONES
ASIGNA CADA RED A LAS PISTAS ESPECÍFICAS.

---->LAS REDES ESTÁN DEJANDO LAS HUELLAS DE METAL.

----->RASTROS=CONEXIÓN METÁLICA..

RUTEADO (RUTEADO GLOBAL)

RUTEO GLOBAL

Primero, el diseño se divide en pequeñas cajas. Cada caja se llama GLOBAL.

CELDAS DE RUTA (GCELLS O BOLSAS)

----->CADA GCELL TENE UN NÚMERO DE RECURSOS DE RUTEAMIENTO HORIZONTALES Y

RECURSOS DE RUTEO VERTICAL.

----->RUTA GLOBAL ASIGNA REDES (CONECTIVIDAD LÓGICA NO METÁLICA

CONEXIÓN A CAPAS METÁLICAS ESPECÍFICAS Y CÉLULAS DE RUTEADO GLOBAL.

AL USAR RUTEAMIENTO GLOBAL PODEMOS ANALIZAR LA CONGESTIÓN.

(RECURSOS DE RUTEAMIENTO REQUERIDOS > RECURSOS DE RUTEAMIENTO DISPONIBLES

RECURSOS)

------->SI ALGÚN GCELL TIENE CONGESTIÓN ENTONCES DESVIACIÓN (EVITAR LA RUTINACIÓN DE GCELL
A TRAVÉS DE OTRA GCELL).

RUTEANDO

RUTEO

---->CREAR CONEXIONES FÍSICAS A TODOS LOS PINES DE SEÑAL DE DATOS, PINES DE RELOJ
A TRAVÉS DE INTERCONEXIONES METÁLICAS.

---->LOS CAMINOS DEBEN CUMPLIR CON LOS TIEMPOS.

EN EL ENRUTAMIENTO PRINCIPALMENTE HAY TRES ETAPAS PRESENTES:

(i)RUTEO GLOBAL

(ii)ASIGNACIÓN DE RASTRO

(iii) DETALLE DE RUTEo

EXTRA UNO
(iv) BUSCAR Y REPARAR

OPTIMIZACIÓN DE CTS

TÉCNICAS DE OPTIMIZACIÓN:

BUFFERING -----------------> MEJORARÁ EL TIEMPO DE CONFIGURACIÓN

TAMAÑO DE PUERTA---------------->AL DISMINUIR EL TAMAÑO DE LA PUERTA, EL RETARDO PUEDE DISMINUIR (AUMENTAR TAMAÑO)

RETRASO EN LA INSERCIÓN -------> MEJORARÁ EL TIEMPO DE SUJECIÓN

REUBICACIÓN DEL BUFFER ---> REDUCIR LA INCLINACIÓN Y EL RETARDO DE INSERCIÓN

ARREGLE LA TRANSICIÓN MÁXIMA---->AGREGAR BUFFER

REPARAR CAPACITANCIA MÁXIMA ---> DISMINUIR LONGITUD DE RETÍCULO, CLONACIÓN.

PROCESO DE OPTIMIZACIÓN:

REDUCIR ALTERACIONES A OTRAS CÉLULAS TANTO COMO SEA POSIBLE.

● REALIZAR OPTIMIZACIONES LÓGICAS Y DE UBICACIÓN PARA SOLUCIONAR CUALQUIER PROBLEMA POSIBLE
TIEMPO
● ARREGLAR VIOLACIONES DE TRANS/CAP MÁXIMAS Y SESGO, BASADAS EN EL RELOJ PROPAGADO
LLEGADAS

CTS (APLICANDO NDRS EN REDES DE RELOJ)

NDR'S:

NDR NO ES NADA MÁS QUE RUTEO NO POR DEFECTO.

ESTOS SE APLICAN EN LAS REDES DEL RELOJ.

LAS REDES DE Reloj SON MENOS SENSIBLES A LA INTERFERENCIA Y A LA ELECTROMIGRACIÓN.

LAS REDES DE RELOJ SON REDES DE ALTA ACTIVIDAD DE CONMUTACIÓN.

LAS REGLAS NDR SON (i) ANCHO DOBLE,

(ii) DOBLE ESPACIADO.

(iii) PROTECCIÓN

AL APLICAR DOBLE ANCHO PODEMOS EVITAR EL EFECTO DE ELECTROMIGRACIÓN.

AL APLICAR DOBLE ESPACIADO PODEMOS EVITAR EL EFECTO DE HABLAR AL MISMO TIEMPO.

POR DEFECTO, LA REGLA DE RUTEO NO POR DEFECTO SE APLICA EN TODOS LOS NIVELES DEL ÁRBOL DE RELOJ. PERO
ES MEJOR EVITAR EL USO DE REGLAS NDR EN LOS PUNTOS DE PIN DE SINK DEL RELOJ.

AYUDA A EVITAR LA CONGESTIÓN EN LAS CAPAS DE METAL INFERIORES

MEJORA LA ACCESIBILIDAD DE PINES DE CELDAS STD

----------->SIEMPRE ROTE EL RELOJ EN METAL 3 Y ARRIBA

EVITAR NDR EN SINKS DE Reloj

----------->EVITAR NDR EN METAL 1.

---- PUEDE TENER PROBLEMAS ACCEDIENDO A LOS PINS DE METAL 1 EN LOS BUFFERES Y
PUERTAS

-----CONSIDERE DOBLE ANCHO PARA REDUCIR LA RESISTENCIA.

CTS (PUNTOS DE INICIO Y PUNTOS DE FIN)

EN DISEÑO TENEMOS

ANÁLISIS DE TIEMPO ESTÁTICO

EL ANÁLISIS DE TIEMPO ESTÁTICO NO DEPENDE DE LAS ENTRADAS Y DEL CLIMA EN QUE SE ENCUENTRA
EN ESTADO (O) DE ESTADO, CAMBIO.

EL ANÁLISIS ESTÁTICO DE TIEMPOS DEPENDE PURAMENTE DE LOS RETRASOS.

TIEMPO DE CONFIGURACIÓN: EL TIEMPO MÍNIMO QUE LOS DATOS DEBERÍAN SER ESTABLES ANTES DE
LLEGADA DEL RÉGIMEN SENSIBLE.

TIEMPO DE RETENCION: EL TIEMPO MÍNIMO QUE LOS DATOS DEBERÍAN PERMANECER ESTABLES DESPUÉS DE
LLEGADA DEL RELOJ SENSIBLE.

VERIFICACIÓN DE CONFIGURACIÓN: LOS DATOS LANZADOS EN EL LUGAR SENSIBLE DEL FRACASO DEL LANZAMIENTO DEBERÍAN
SEA CAPTURADO EN EL PRÓXIMO BORDE SENSIBLE DEL FLOP CAPTURADO.

A CONTINUACIÓN SE ENCUENTRA LA COMPROBACIÓN DE CONFIGURACIÓN EQ :

Tcq + Tcomb < Tclk - Tsu

RETENCIÓN DE CHEQUES: LOS DATOS LANZADOS EN EL LUGAR SENSIBLE DEL FRACASO DEL LANZAMIENTO
NO DEBE CAPTURARSE EN EL MISMO LADO SENSIBLE DEL FLUJO CAPTURADO.

A CONTINUACIÓN SE ENCUENTRA LA ECUACIÓN DE VERIFICACIÓN DE RETENCIÓN:

Tcq + Tcomb > Thold

EN EL DIAGRAMA DE TIEMPO DE BASE

LOS PUNTOS DE INICIO SON (i) PUERTO DE ENTRADA

(ii) PIN DE RANGO DEL RELOJ.

LOS PUNTOS DE FIN SON (i) EL PIN DE ENTRADA DE DATOS DEL FLUJO DE CAPTURA.

(ii) PUERTO DE SALIDA.

POR LA COMBINACIÓN DE ESTOS PUNTOS DE INICIO Y FIN TENEMOS LOS CAMINOS COMO
SON

1. ENTRADA PUERTO DE PIN DE ENTRADA DE DATOS DEL FLIP-FLOP DE LANZAMIENTO

2. RELOJ PIN DEL FLOP DE LANZAMIENTO AL PIN DE ENTRADA DE DATOS DEL FLOP DE CAPTURA
3. ENTRADA PUERTO A PUERTO DE SALIDA
4. RELOJ PIN DEL FALLO DE LANZAMIENTO AL PUERTO DE SALIDA.

AL DEPENDER DE LOS PUNTOS DE INICIO Y FIN TENEMOS CUATRO GRUPOS DE TIEMPO

PRESENTE.

1. ENTRADA GRUPO
2. REGISTRARSE GRUPO
3. ALIMENTO A TRAVÉS DEL GRUPO.
4. SALIDA GRUPO.

CTS (SÍNTESIS DE ÁRBOL DE RELOJ)

SÍNTESIS DEL ÁRBOL DE RELOJ

----->CTS ES LA CONEXIÓN DE LOS RELOJES AL PIN DE TODOS LOS RELOJES DE SECUENCIAL

CIRCUITOS.

------->TODOS LOS PINS DE RELOJ SON CONTROLADOS POR UNA ÚNICA FUENTE DE RELOJ.

------->OBJETIVOS CTS:(i) sesgo ,

 (ii) retraso de inserción

-------->OBJETIVOS CTS:(i)máxima transición,

(ii)capacidad máxima,

(iii)máximo fanout,

(iv) niveles máximos de búfer.

SE CONSTRUYE UN ÁRBOL DE BUFFER PARA BALANCEAR LAS CARGAS Y MINIMIZAR LA ASIMETRÍA.

-------->UN ÁRBOL DE RELOJ CON NIVELES DE BUFFER ENTRE LA FUENTE DE RELOJ Y EL RELOJ
SENOS (PUNTOS DE TERMINACIÓN).

-------->EL PUNTO DE PARTIDA DEL CTS ES LA FUENTE DEL RELÓJ (CREAR_RELOJ DEFINIDO POR SDC)

-------->LOS PUNTOS DE FINALIZACIÓN CTS SON PINS DE RELOJ DE CELDAS SECUENCIALES.

Los pines del reloj también se llaman los sumideros del reloj.

CUANDO LA RAÍZ DEL RELOJ ES EL PUERTO PRINCIPAL DEL BLOQUE.

A NIVEL DE CHIP, LOS PUERTOS PRINCIPALES SON PADS.

-------->LOS PINES DEL RELOJ SON DIFERENTES TIPOS, ESOS SON (i) PINS DE PARADA,

(ii) PINES FLOTES,

(iii)EXCLUIR CLAVOS.

(iv) PINS SIN PARADA

-------->PARADAS DE PINS: CTS OPTIMIZA PARA OBJETIVOS DEL ÁRBOL DE RELOJ, METAS DEL ÁRBOL DE RELOJ.

-------->PINE FLOJO: COMO LOS PINS DE PARADA, PERO CON RETRASOS EN EL PIN DEL RELOJ, MACRO INTERNO
DELAY.

--------->EXCLUIR PIN: CTS IGNORA OBJETIVOS, CORREGIR DRC DEL ÁRBOL DE RELOJ.

--------->PINES SIN PARAR: LOS PINES SIN PARAR SON PINES A TRAVÉS DE LOS CUALES SE DEPOSITA EL ÁRBOL DE RELOJ
RASTREANDO LO CONTINUO EN CONTRA DEL COMPORTAMIENTO POR DEFECTO.

RELOJES QUE SON ATRAVESADOS A TRAVÉS DE ELEMENTOS SECUENCIALES DE RELOJ DIVIDIDO

LOS PINES DE RELOJ SE CONSIDERAN PINES SIN PARADA.

OPTIMIZACIÓN DE UBICACIONES
OPTIMIZACIÓN DE UBICACIÓN

OPTIMIZACIÓN DE UBICACIÓN CON TENEMOS OPCIONES (i) CONGESTIÓN, (ii) RECUPERACIÓN DE ÁREA
(iii) PODER, (iv) DFT, (v) TIEMPO.

AL UTILIZAR LA OPCIÓN DE CONGESTIÓN PODEMOS REDUCIR LA CONGESTIÓN.

AL USAR LA OPCIÓN DE POTENCIA PODEMOS REDUCIR LA POTENCIA ESTÁTICA

DISSIPACIÓN, DISIPACIÓN DINÁMICA DE POTENCIA.

AL UTILIZAR LA OPCIÓN DE RECUPERACIÓN DE ÁREA PODEMOS REDUCIR LAS CELDAS, POTENCIA, TIEMPO.

AL UTILIZAR LA OPCIÓN DFT PODEMOS REDUCIR LOS RECURSOS DE RUTEo AL REORDENAR

LAS CADENAS DE ESCANEO.

Y SI EL TIEMPO ES CRÍTICO, COLLOCACIÓN IMPULSADA POR EL TIEMPO LÓGICO.

Y LA CONGESTIÓN ES UNA COLOCACIÓN IMPULSADA POR CONGESTIÓN CRÍTICA.

COLOCACIÓN (CONFIGURACIÓN DE POTENCIA)

CONFIGURACIÓN DE ENERGÍA
TENEMOS DOS TIPOS DE DISIPACIÓN DE POTENCIA:

ESTÁTICO DISSIPACIÓN DE POTENCIA

2. DINÁMICO DISSIPACIÓN DE POTENCIA

DISSIPACIÓN DE POTENCIA ESTÁTICA:

LA DISSIPACIÓN DE POTENCIA ESTÁTICA ES, SI LAS CELDAS ESTÁN PRESENTES EN EL ESTADO "APAGADO" ENTONCES
DEBIDO A LA FILTRACIÓN DE CÉLULAS, OCURRE UNA DISSIPACIÓN DE POTENCIA ESTÁTICA.

LA FILTRACIÓN SE DEBE A LA FILTRACIÓN EN LA JUNTURA, TÚNEL Y SUBUMBRAL

FUGA.
PARA REDUCIR LA DISSIPACIÓN DE POTENCIA ESTÁTICA REEMPLAZANDO LAS CÉLULAS LVT CON HVT
CÉLULAS.

LAS CÉLULAS HVT SON MÁS LENTAS, Y TIENEN BAJA FILTRACIÓN, ALTA Vt.

LAS CÉLULAS LVT SON MÁS RÁPIDAS, Y TIENEN ALTA FUGA, BAJO Vt.

REEMPLAZANDO LAS CÉLULAS LVT CON CÉLULAS HVT.

LAS CÉLULAS LVT SE UTILIZAN EN RUTAS CRÍTICAS.

EN LA MAYORÍA DE LAS ARQUITECTURAS UTILIZAREMOS EL APAGADO DE POTENCIA PARA

REDUCCIÓN DE LA DISSIPACIÓN DE POTENCIA ESTÁTICA.

DISSIPACIÓN DE POTENCIA DINÁMICA:

LA DISIPACIÓN DE POTENCIA DINÁMICA SE DEBE AL CORTOCIRCUITO, CARGA INTERNA, ALTA

CONECTANDO.

PARA REDUCIR LA DISSIPACIÓN DE POTENCIA DINÁMICA TENEMOS MUCHAS TÉCNICAS

ESOS SON:

REDUCIR LAS LONGITUDES NETAS DE ALTA TASA DE CONMUTACIÓN. ESTA TASA DE CONMUTACIÓN ES
OBTENIENDO DEL ARCHIVO DE CAMBIO (.SAIF) ESTO SE OBTIENE DE LAS PERSONAS DE SIMULACIÓN.

Y PARA EVITAR ESTO, ¿CUÁLES CÉLULAS TIENEN UNA ALTA TASA DE CONMUTACIÓN DE LONGITUDES NETAS?
CONECTADO MÁS CERCA DE CELULAS CONECTADAS.

OTRA TÉCNICA ES AÑADIR EL BUFFER ENTRE LA LONGITUD NETA ALTA

REDES. PARA REDUCIR LA ALTA CAPACITANCIA DE ACOPLAMIENTO. (REDUCIR LA CARGA
CAPACITANCIA)

OTRA TÉCNICA ES CONECTAR LA CAPACITANCIA DE ACOPLAMIENTO ALTO A LA BAJA

PINS DE CAPACITANCIA DE LA CELDA. (INTERCAMBIO DE PINES).

OTRA TÉCNICA ES LA CLONACIÓN, ES CREAR LA MISMA CÉLULA Y CONECTARLA.

ALGUNO DE LOS RESULTADOS NETOS A ESTOS. (COMPARTIENDO LA CARGA)

Y OTRA TÉCNICA ES EL TAMAÑO DE CÉLULAS.

OTRA TÉCNICA ES LA OPTIMIZACIÓN DE LÓGICA A NIVEL DE PUERTA.

EN SU MAYORÍA EN DISEÑO USAREMOS LA GESTIÓN DEL RITMO PARA REDUCIR LO DINÁMICO

DISSIPACIÓN DE POTENCIA
 COLLOCACIÓN (CONFIGURACIÓN DFT)
CONFIGURACIÓN DE DFT:

CADENAS DE ESCANEO: LAS CADENAS DE ESCANEO NO SON MÁS QUE UN GRUPO DE REGISTROS CONECTADOS
SERIALMENTE.

ESTOS ESTÁN CONECTADOS DE MANERA ALFANUMÉRICA.

HAY DOS TIPOS DE MODOS PRESENTES: (i) MODO DE FUNCIONAMIENTO, (ii) MODO DE PRUEBA.

ESTOS MODOS SELECCIONADOS UTILIZANDO DISPOSITIVOS MUX.

LA MODE DE PRUEBA SE REALIZA A LA HORA DFT.

DFT (DISEÑO PARA LA PRUEBA) ES UNO DE LOS PASOS EN EL FLUJO DE ASIC.

AQUÍ ESCANEAR ENTRADA SI, ESCANEAR SALIDA ES SO.

TENEMOS UN PROBLEMA CON LAS CADENAS DE ESCANEADO PREEXISTENTES.

EL PROBLEMA ES QUE LAS CADENAS DE ESCANEO PREEXISTENTES ESTÁN CONECTADAS MUY LEJOS, PORQUE ELLOS
ESTÁN CONECTADOS BASADOS EN LA FUNCIONALIDAD BASADA,

ASÍ QUE PARA CONECTAR ESTOS TENEMOS QUE UTILIZAR MÁS RECURSOS DE RUTEo.

CAUSÓ CONGESTIÓN.

INSERTE EL ARCHIVO DE CADENAS DE ESCANEO. SI HAY PROBLEMAS CON CADENAS DE ESCANEO PREEXISTENTES ENTONCES
REORDENAR LOS NOMBRES DE LOS NOMBRES DEL REGISTRO DE ESCANEO.

TAMBIÉN REDUCE EL TIEMPO DE ESPERA.

INFORMACIÓN DE CADENA DE ESCANEADO PRESENTE EN EL ARCHIVO .scandef

SI LA LISTA DE NETS DADA ESTÁ EN FORMATO .ddc, ENTONCES NO HAY NECESIDAD DE CARGAR .scandef

SI LA LISTA DE RED DADA ESTÁ EN FORMATO .v ENTONCES TENEMOS QUE CARGAR EL ARCHIVO .scandef

COLLOCACIÓN
LOS PASOS EN LA COLOCACIÓN SON

COLOCACIÓN CHEQUES,
 2. AHFNS
3. DFT CONFIGURACIÓN.
4. PODER CONFIGURACIÓN.
5. UBICACIÓN OPTIMIZACIÓN.

COLOCACIÓN

DESPUÉS DE IR A LA ASIGNACIÓN TENEMOS QUE REALIZAR CHEQUEOS, ARREGLAR

1. ARREGLAR COLLOCACIÓN DE MACROS. (OTRA VEZ)

2. VERIFICAR EL P-NET, CAPAS DE RUTEo IGNORADAS.
3. VERIFICAR MANTENER FUERA VARIABLE CONFIGURACIONES.
4. ESPECIFICAR REGLAS DE RUTEO NO POR DEFECTO.
5. COMPROBAR PREPARACIÓN PARA EL EMPLEO.

-->FIJA DE NUEVO LA UBICACIÓN DEL MACRO, PORQUE DESPUÉS DE INSERIR EL DISEÑO SI MACROS
SE MUEVE EL CHEQUE.

P-NET, TAMBIÉN IGNORÓ LAS CAPAS DE RUTEO.

->MANTENER AJUSTES DE VARIABLE DE MANTENIMIENTO DE MANTENIMIENTO TAMBIÉN

--> LAS REGLAS NO PREDETERMINADAS SON REGLAS ESPECIALES. COMO EL ESPACIADO DOBLE, DOBLE
ENSANCHAMIENTO. ESTOS SE APLICAN PARA CABLES DE RELOJ. PORQUE ESA ALTA ACTIVIDAD
REDES.

-->PERO AQUÍ SOLO ESTAMOS ESPECIFICANDO REGLAS DE RUTEADO NO POR DEFECTO [NDR'S].

--->ESPECIFICANDO NDR'S PORQUE EVITANDO LA CONGESTIÓN Y PROBLEMAS DE TIEMPO EN

LA ETAPA DE SÍNTESIS DEL ÁRBOL DE RELOJ

-->VERIFICAR LA PREPARACIÓN DE COLOCACIÓN EN NOSOTROS VERIFICAR

PISO PLAN
2. LISTA DE RED

3. NARROW REGIONES DE COLOCACIÓN

4. R,C PARA CAPAS DE ROTACIÓN,
5. DISEÑO RESTRICCIONES.

AHFNS (SÍNTESIS DE RED DE ALTA DIFUSIÓN AUTOMÁTICA):

 ● HFNS PARA RESTABLECER Y HABILITAR ESCANEO Y ETC....
● HFNS SE SINTETIZAN EN EL FRONT END TAMBIÉN, PERO EN ESE MOMENTO NO
LA INFORMACIÓN DE COLOCACIÓN DE LAS CELDAS DEL PUNTO DE ATENCIÓN ESTÁ DISPONIBLE.
POR LO TANTO HERRAMIENTA DE BACKEND COLAPSAR HFNS SINTETIZADOS.
● TI RESINTESE HFNS BASADO EN INFORMACIÓN DE UBICACIÓN Y DE MANERA APROPIADA
INSERTAR BUFFER
● OBJETIVO DE ESTA SÍNTESIS ES CUMPLIR CON LOS REQUISITOS DE RETRASO, es decir, CONFIGURACIÓN Y
ESPERAR.

PLANO DE PLANTA (TIEMPO)

PLANO DE PISO [TIEMPO]

EN EL PLANO DE SUELO, EL TIEMPO TAMBIÉN ES IMPORTANTE.

ANTES VAYAN A CRONOMETRAR, REALICEN RUTADO GLOBAL Y ANALICEN

CONGESTIÓN.
2. POR REALIZANDO LA EXTRACCIÓN DEL RUTEADO GLOBAL VALORES R,C APROPIADOS.
3. SI EN LA CONGESTIÓN DEL DISEÑO PRESENTE, VAYA A LA ETAPA DE CONGESTIÓN Y
MODIFICAR LAS OPCIONES P - NET DE COMPLETAS A PARCIALES.
4. REALIZAR RUTEO GLOBAL Y ANÁLISIS DE CONGESTIÓN.
5. SI EN LA CONGESTIÓN DE DISEÑO, PRESENTAR MODIFICAR LAS OPCIONES P-NET PARCIALES
A COMPLETAR.
6. EXTRAER VALORES R,C, ANALIZAR EL TIEMPO.

EXTRAER VALORES DE RED PARASITARIA R, C Y GENERAR UN INFORME DE TIEMPO.

OPTIMIZAR TIEMPO [DEFAULT]-->SI EL TIEMPO NO ES ACEPTADO REPETIR

RUTING GLOBAL, ANALIZAR CONGESTIÓN, CRONOMETRÍA SI NO ES ACEPTADO.

REALIZAR OPTIMIZAR TIEMPO[ALTO ESFUERZO]---->OPTIMIZAR ALTO ESFUERZO

SI EL TIEMPO NO ES ACEPTADO, MODIFICA EL PLANO DE SUELO / RESINTETIZA

DESPUÉS DE ACEPTAR EL CONGESTIÓN, TIEMPO DESPUÉS ESCRIBE EL ARCHIVO .def

GUARDA EL DISEÑO. Y ESTOS ARCHIVOS .def SE DAN COMO ENTRADA A LA COLOCACIÓN.

PLANO DE PISO (COLLOCACIÓN VIRTUAL DEL APARTAMENTO)

COLLOCACIÓN DE PLANO VIRTUAL:

APLICAR PARÁMETROS DE ESTRATEGIA DE COLOCACIÓN.

2. REALIZAR COLLOCACIÓN DE PLANO VIRTUAL.

LOS PARÁMETROS DE LA ESTRATEGIA DE COLOCACIÓN SON (i) VIPO (VIRTUALES EN COLOCACIÓN

OPTIMIZATION),(ii)CONGESTION EFFORT,(iii)SLIVER SIZE,(iv)MACRO
COLOCACIÓN, (v) ALGORITMOS DE OPTIMIZACIÓN Y ESFUERZO.

LA COLOCACIÓN VIRTUAL DE PLANTAS SIGNIFICA COLOCAR VIRTUALMENTE LAS CELDAS STD. Y

ANALIZAR LA CONGESTIÓN Y TEMPORIZACIÓN.

PLANO DE DISTRIBUCIÓN (CONGESTIÓN)

CONGESTIÓN: EL NÚMERO REQUERIDO DE RECURSOS DE RUTEO ES MAYOR QUE EL

NÚMERO DE RECURSOS DE RUTA DISPONIBLES

PARA EL ANÁLISIS DE CONGESTIÓN QUE TENEMOS QUE HACER PRIMERO REALIZAR A NIVEL GLOBAL
RUTA.
2. POR USANDO RUTEO GLOBAL CALCULANDO CONGESTIÓN.
3. ANALIZAR LA CONGESTIÓN [SI TENEMOS CONGESTIÓN SIGNIFICA ENRUTAMIENTO
PROBLEMA (PUEDEN CAUSAR CORTOS).
4. SI LA CONGESTIÓN ESTÁ PRESENTE, ENTONCES MODIFICA LA ESTRATEGIA DE COLOCACIÓN
PARÁMETROS COMO OBSTRUCCIONES, DESPLAZAMIENTO, MÁRGENES DE EXCLUSIÓN, TAMAÑO DE RANURA Y
MACRO, CONSTRAINTS DE CELDA ESTÁNDAR.
5. REALIZAR COLLOCACIÓN VIRTUAL PLANA IMPULSADA POR CONGESTIÓN. IMPULSADA POR CONGESTIÓN
SIGNIFICA MOVER CÉLULAS ESTÁNDAR MUY LEJOS.
6. REANALIZAR LA CONGESTIÓN. SI LA CONGESTIÓN NO SE SATISFACE.
7. REALIZAR COLLOCACIÓN VIRTUAL PLANA IMPULSADA POR LA CONGESTIÓN DE ALTO ESFUERZO.
8. REANALIZAR LA CONGESTIÓN.
9. SI LA CONGESTIÓN NO ESTÁ SATISFECHA.
10. MODIFICAR EL PLANO DE SUELO.
11. SI LA CONGESTIÓN ESTÁ SATISFECHA.
12. CORREGIR LA COLOCACIÓN DE MACROS.
CAUSAS DE CONGESTIÓN

FALTANTE BLOQUEOS DE UBICACIÓN

2. IMPROPIO COLLOCACIÓN MACRO Y CANAL MACRO
3. ALTO DENSIDAD CELULAR (ALTA UTILIZACIÓN LOCAL)
MUY RED DE PODER ROBUSTA
5. EXCESO VÍAS DE POWER STACK
6. PIN DENSIDAD DE CÉLULAS, MACROS
7. VENCIDO A PUERTOS

MÁS SOLUCIONES :

ALTO PROBLEMA DE DENSIDAD CELULAR ----> AL USAR COORDENADAS REDUCIMOS

UTILIZACIÓN
2. PARCIAL BLOQUEOS DE UBICACIÓN
3. MÁX UTILIZACIÓN %
4. AUMENTANDO ESPACIO ENTRE MACROS
5. VOLTEAR MACRO (NO VOLTEAR 90 GRADOS)
6. MODIFICAR MANTENER FUERA CONSTRAINTS
7. DAR MANTENER ANCHO DEL CANAL DURO

PLANIFICACIÓN DE ENERGÍA
EN PLANIFICACIÓN ENERGÉTICA

UNA CAÍDA DE TENSIÓN EN METAL OCURRE DADO A LA RESISTENCIA DE

METAL. ESTO SE CONOCE COMO CAÍDA DE TENSIÓN.

LAS CAÍDAS DE VOLTAJE IR SON DE DOS TIPOS (i) CAÍDA DE VOLTAJE IR ESTÁTICA, (ii) CAÍDA DE VOLTAJE IR DINÁMICA.

CAÍDA DE TENSIÓN ESTÁTICA: INDEPENDIENTE DEL CAMBIO DE CELDA, LA CAÍDA ES

CALCULADO CON LA AYUDA DE LA RESISTENCIA DEL ALAMBRE.

MEJORAR LA CAÍDA ESTÁTICA DE TENSIÓN: (i) AUMENTAR EL ANCHO DEL CABLE, O (ii) AUMENTAR EL
NÚMERO DE CABLES

CAÍDA DE TENSIÓN DINÁMICA: LA CAÍDA DE TENSIÓN SE CALCULA CON LA AYUDA DEL CAMBIO DE
LAS CÉLULAS.
 MEJORAR LA CAÍDA DINÁMICA DE TENSIÓN:(i) COLOCANDO CÉLULAS DCAP EN MEDIO
AUMENTAR EL NÚMERO DE CORREAS.

ELECTROMIGRACIÓN: CUANDO LA DENSIDAD DE CORRIENTE ALTA PASA DE MANERA CONTINUA

A TRAVÉS DE UN METAL DEBIDO A LA ALTA CORRIENTE, LOS ÁTOMOS SE MUEVEN CON CINÉTICA
LA ENERGÍA Y TRANSFEREN LA ENERGÍA A OTROS ÁTOMOS DEBIDO A ESTOS DAÑOS
EL METAL.

MEJORAR: AUMENTAR EL ANCHO DEL METAL.

PRIMERO GUARDA EL DISEÑO, ANTES DE IR AL PLAN DE ENERGÍA.

2. DEFINIR CONECCIONES LÓGICAS P/G.
3. APLICAR LIMITACIONES DE LA RED ELÉCTRICA.
PODER LAS RESTRICCIONES DE RED SON
5. (i)NÚ[Link] CINTURONES DE POTENCIA
(iii) ANCHO DEL ANILLO DE PODER.
6. SINTETIZAR LA RED DE PODER, ANALIZAR LA RED DE PODER.
[Link] RED DE POTENCIA:(i) P/G NETPAIR (ii) PRESUPUESTO DE POTENCIA DE
REDES SINTETIZADAS(iii) PNS CALCULA EL NÚMERO REQUERIDO DE CORREAS BASADO
SOBRE LAS LIMITACIONES PROPORCIONADAS. (iv) CAÍDA DE TENSIÓN. (v) ELECTROMIGRACIÓN.
8. ANALIZAR IR DROP.
9. SI LA CAÍDA DE IR ES MÁS QUE MODIFICAR LAS LIMITACIONES DE LA RED DE POTENCIA, Y
REZINTEGRA RED DE ENERGÍA.
10. SI LA CAÍDA DE IR NO SE SATISFACE, AÑADA LOS PADS P/G.

11. COMPROMETER LA RED DE PODER, AQUÍ SE RUTAN LAS CORREAS Y LOS ANILLOS, ENTONCES NOSOTROS

NO SE PUEDE MODIFICAR EL DISEÑO.

12. CONECTE LOS PINS P/G DEL MACRO Y LOS PADS P/G A LOS ANILLOS DEL NÚCLEO.
13. CREAR RAILS DE PODER A LO LARGO DE LAS FILAS DE CÉLULAS STD.

14. Y REANALIZAR LA CAÍDA DE TENSIÓN. SI LAS SUJETADORES NO SON SUFICIENTES, ENTONCES AGREGAR.

15. APLICAR OPCIONES P-NET. CUANDO UN ESTRAP EN METAL 7, ESTRAPS DE POTENCIA

ESTÁN CONECTADOS A LOS RAILS DE ALIMENTACIÓN A TRAVÉS DE VIAJES. ASÍ QUE SI SE COLOCA EN
EN ESA ÁREA ENTONCES OCURRIERON CORTES. PARA EVITAR ESTOS PROBLEMAS, ESTAMOS
AGREGANDO OPCIONES P-NET.
16. DESPUÉS DE ESTA COLOCACIÓN INCREMENTAL: SIGNIFICA EFECTIVAMENTE CÉLULAS MOVIÉNDOSE

LA PLANIFICACIÓN DE POTENCIA TAMBIÉN SE LLAMA PRERUTAS.

PORQUE EN EL CHIP LAS REDES DE POTENCIA SE RUTEAN PRIMERO.

CÁLCULOS DE POTENCIA:

----->NÚMERO DEL PAD DE PODER CENTRAL REQUERIDO PARA CADA LADO DEL CHIP=(TOTAL
POTENCIA DEL NúCLEO)/{(NÚMERO DE LADOS)*(TENSIÓN DEL NúCLEO)*CORRIENTE MÁXIMA PERMITIDA
PARA UN PAD DE E/S)} .

----->ANCHO DEL ANILLO CENTRAL:

CORRIENTE DEL NÚCLEO (mA) = (POTENCIA DEL NÚCLEO) / (TENSIÓN DEL NÚCLEO)

ANCHO DEL ANILLO DEL NÚCLEO P/G = (CORRIENTE TOTAL DEL NÚCLEO)/{(NÚMERO DE LADOS)*(CORRIENTE MÁXIMA}
DENSIDAD DE LA CAPA DE METAL UTILIZADA PARA EL ANILLO PG

------->DENSIDAD MÁXIMA DE CORRIENTE Rj mA.

-------->RESISTENCIA DE HOJA: Rs OHMS/CUADRADO.

-------->TOTAL ACTUAL=CONSUMO TOTAL DE ENERGÍA DEL CHIP(P)/VOLTAJE(V).

-------->NÚMERO DE PADS DE PODER (Npads)=Itotal/Ip

------->Itotal =TOTAL ACTUAL

------->Ip OBTENIDO DE LA ESPECIFICACIÓN DE LA BIBLIOTECA IO.

-------->NÚMERO DE PINS DE POTENCIA=Itotal/Ip

-------->ESPECIFICACIÓN DE CORRIENTE MÁXIMA DE CADA CAPA DE METALES DE LA BIBLIOTECA (Rj).

---------->ANCHO DE METAL TOTAL REQUERIDO EN CAPA1=CAPA2=

Itotal/(2*Rj)

----------->ASUMIENDO ESPACIOS ENTRE LAS CORREAS=Lespacio

L<(Vmax)/(Rj*Rs)

Vmax = CAÍDA DE TENSION PERMITIDA MÁXIMA

Rj=MAXIMA DENSIDAD DE CORRIENTE

Rs=RESISTENCIA DE LA HOJA

---------->ÁREA TOTAL DEL NÚCLEO=Wcore*Hcore

ALTURA

ANCHO

----------->NÚMERO DE CORREAS VERTICALES=Nv=Wcore/L

----------->NÚMERO DE CORREAS HORIZONTALES=NH=Hcore/(2*L)

------------> ANCHO DE CORREA MÍNIMO REQUERIDO = Wring/(Nv*Nh)

CAÍDA DE IR:

------>PROMEDIO DE CORRIENTE A TRAVÉS DE CADA CINTURÓN=IstrapAvg=(Itotal)/(2*Nstraps)mA

-------->CAÍDA DE TENSIÓN APROPIADA EN EL CENTRO DE LA CORREA=Vdrop o IRdrop

=IstrapAvg*Rs*(W/2)*(1/Wstrap)

--------->NÚMERO DE CORREAS ENTRE DOS PLACAS DE POTENCIA

Dpadspacing/Lspace.

---------->ANCHO DE ANILLO=Wring = Ip/Rj microm

PODER

-------->POTENCIA TOTAL= POTENCIA ESTÁTICA + POTENCIA DINÁMICA

POTENCIA DE FUGA+[POTENCIA INTERNA+POTENCIA DE CONMUTACIÓN EXTERNA]

=POTENCIA DE FUGA+[{POTENCIA DE CORTOCIRCUITO+POTENCIA INTERNA}]+POTENCIA DE CONMUTACIÓN EXTERNA]

=POTENCIA_DE_FUGA+[{(Vdd*Isc)+(C*V*V*F)+(1/2*C*V*V*F)]

PODER DE CORTOCIRCUITO

C= CARGAR CAP

S=FACTORES DE ACTIVIDAD DE CONMUTACIÓN.

PLANO DE SUELO (CELDAS PAD)

EN PLANO DE SUELO
 CREAR CÉLULAS DE SOLO PAD FÍSICO. CÉLULAS SOLO FÍSICAS SIGNIFICA SOLAMENTE
SÓLO AQUELLOS QUE TIENEN INFORMACIÓN FÍSICA. SIN INFORMACIÓN LÓGICA
PRESENTE. Y TAMPOCO TIENEN INFORMACIÓN DE TIEMPO.
2. FÍSICO SOLO CELULAS PAD SON (i)VDD, VSS CELULAS PADC, (ii)CELULAS PAD DE ESQUINA.
3. PAD LAS CÉLULAS ACTÚAN COMO PUERTAS A NIVEL DE CHIP.
4. CHIP LOS PINES EXTERNOS ESTÁN CONECTADOS A LOS PADS INTERIORES DEL CHIP.
5. PADS TYPES:(i)POWER PADS, (ii)DATA PADS .
6. PARA LA FUENTE DE ALIMENTACIÓN A TODAS LAS ALMOHADILLAS CREAMOS UN ANILLO DE ALIMENTACIÓN PARA ALMOHADILLAS.

7. VDD, VSS LOS PADS ESTÁN CONECTADOS A LOS ANILLOS DE ALIMENTACIÓN VDD, VSS DEL CORE.
8. PARA RELLENANDO LOS ESPACIOS ENTRE LAS ALMOHADILLAS RELLENADAS POR CÉLULAS DE RELLENO DE ALMOHADILLA.

9. ESTOS LAS CELDAS DE RELLENO DE PAD SON PARA LA CONTINUIDAD DEL POZO.

LAS CÉLULAS SOLO FÍSICAS SON:

1. PAD CÉLULAS.
2. FIN CÉLULAS CAP
3. GOLPE CÉLULAS.
4. DECAP CÉLULAS.

COLLOCACIÓN MACRO (DIRECTRICES)

La colocación de macros depende de

VOLAR LÍNEAS
2. PUERTOS COMUNICACIONES.
3. MACROS SE COLOCAN EN LOS LÍMITES-->Área uniforme para las células Stad
4. MACRO AGRUPACIÓN [HIERARQUÍA LÓGICA]
5. ESPACIADO ENTRE MACROS
6. MACRO ALINEACIÓN
7. MUESCAS EVITANDO
8. ORIENTACIÓN
9. BLOQUEOS
10. EVITAR LA COLOCACIÓN CRUZADA DE MACROS
● MACROS SON ROTADOS SEGÚN LO REQUERIDO PARA OPTIMIZAR LA LONGITUD DEL ALAMBRE DURANTE
UBICACIÓN AUTOMÁTICA DE MACROS.
 TÍPICAMENTE LOS MACROS SE COLOCAN ALREDEDOR DE LOS BORDE DE LOS BLOQUES, MANTENIENDO EL ÁREA
AMPLIA ÁREA PRINCIPAL PARA CELDAS STD
● SALIR UN ESPACIO HALO ENTRE MACROS POR TODOS LADOS
PARA UN LADO NO PIN DE MACROS UNA SEPARACIÓN MÍNIMA ES ADECUADA.
● PARA LOS LADOS DEL PIN DE MACROS UNA SEPARACIÓN MAYOR ES APROPIADA.
PERMITIR CANALES PARA RUTEO DE ACCESO A PIN Y POSIBLE INSERCIÓN DE BUFFER

● SALIR ESPACIO ENTRE EL MACRO Y EL BORDE DEL CHIP/BLOQUE, PARA PERMITIR

INSERCIÓN DE BUFERS Y FRANJAS DE ALIMENTACIÓN PARA ALIMENTAR FILAS DE CÉLULAS STD ENTRE
BLOQUE Y BORDE MACRO.

CÁLCULO DE LA DISTANCIA ENTRE MACROS:

NÚMERO DE PINS (X) DISTANCIA

DISTANCIA ENTRE MACROS= ------------------------------------------------------

CAPAS DISPONIBLES/CAPAS TOTALES

PLANO DE PLANTA
A NIVEL DE CHIP:

EL PLANO DE PLANTA ES UN PASO EN EL QUE CREAMOS LAS CELDAS DE PAD.

Y ESPECIFICANDO POSICIONES, COLOCANDO CELDAS DE ALMOHADILLA.

Y INSERTANDO CÉLULAS RELLENAS DE PAD, PARA UNA BUENA CONTINUIDAD.

LA CONTINUIDAD DEL POZO, LA CONTINUIDAD DEL POZO SIGNIFICA QUE SI EL POZO NO ES CONTINUO, ENTONCES NOSOTROS
TENGO QUE CREAR MÁSCARAS ESPECIALES.

SI EL POZO ES CONTINUO, ENTONCES NO HAY NECESIDAD DE CREAR MÁSCARAS ESPECIALES.

EN EL PLANO DE PISO, LO MÁS IMPORTANTE ES LA COLOCACIÓN MACRO.

MACRO NO ES NADA MÁS QUE IP'S, CÉLULAS DE MEMORIA.

SI TENEMOS UN GRAN CIRCUITO, ENTONCES NO HAY NECESIDAD DE CREARLO CADA VEZ.

EL CIRCUITO ESTÁ DISPONIBLE EN EL MERCADO EN FORMA DE MACRO O IP.

LAS MACROS SON DE DOS TIPOS: (i) MACRO RÍGIDA.

 (ii)MACRO SUAVE.

MACRO DIFICIL: EL CIRCUITO ESTÁ FIJADO. Y NO SABEMOS QUÉ TIPO DE PUERTAS USAR
[Link] LA ÚNICA INFORMACIÓN DE [Link] CONOCEMOS LA FUNCIONALIDAD
INFORMACIÓN.

MACRO SUAVE: EL CIRCUITO NO ESTÁ FIJADO. SABEMOS QUÉ TIPO DE PUERTAS ESTAMOS USANDO.
DENTRO. CONOCEMOS LA INFORMACIÓN DEL TIEMPO. CONOCEMOS LA FUNCIONALIDAD
INFORMACIÓN.

Y EN EL PLANO DE PISO TAMBIÉN ESTAMOS CREANDO LAS OBSTRUCCIONES.

OBSTRUCCIONES: LAS OBSTRUCCIONES SON EL SI TOMAMOS QUEREMOS ALGUNA ÁREA DONDE NO

UN LUGAR DE CELDA STD. PARA ESO ESTAMOS USANDO BLOQUEOS.

LOS BLOQUEOS SON DE DOS TIPOS: (i) BLOQUEOS SUAVES

(ii) BLOQUEOS DUROS.

LAS BLOQUEOS SUAVES SIGNIFICAN QUE NO SE COLLOCAN CÉLULAS STD PRIMERO, PERO EN EL MOMENTO DE
SOLO SE COLOCAN LOS BUFERS DE OPTIMIZACIÓN, Y ESTOS SE UTILIZAN EN (i) ENTRE DOS
MACROS,

(ii) Y ENTRE MACRO Y FRONTERAS.

LOS BLOQUEOS DUROS SIGNIFICAN QUE NO HAY CÉLULAS STD COLOCADAS. Y ESTOS SE UTILIZAN EN EL
ALREDEDOR DEL MACRO. PORQUE ACCESANDO PIN.

EN EL PLANO DE PLANTA, LOS OBJETOS PRINCIPALES SON LA COLLOCACIÓN MACRO.

DEFINIR RELACIÓN DE ASPECTO (ALTURA/ANCHO).

UBICACIONES I/O.

INICIALIZACIÓN DEL ÁREA PRINCIPAL.

ÁREA NUCLEAR: LA ÁREA NUCLEAR SE DEFINE PARA LA UBICACIÓN DE CÉLULAS STD, Y

MACROS.

EL ÁREA CENTRAL DEPENDE DE (i) LA RELACIÓN DE ASPECTO

(ii)UTILIZACIÓN.
UTILIZACIÓN=(ÁREA DE CÉLULA ESTÁNDAR + ÁREA MACRO + ÁREA DE BLOQUEO) / ÁREA TOTAL.

UTILIZACIÓN DE CÉLULAS STD=(ÁREA DE CÉLULA STD)/

(ÁREA TOTAL NUCLEO - (ÁREA MACRO + ÁREA DE BLOQUEO)).

ESTAS CÉLULAS STD ESTÁN COLOCADAS EN FILAS.

----->UBICACIÓN DE ENTRADA/SALIDA.

EN LA COLOCACIÓN DE ENTRADA/SALIDA TENEMOS PADS.

LOS PADS SE UTILIZAN PARA PROPÓSITO DE INTERFAZ, Y ESTOS SE UTILIZAN PARA

PROPORCIONANDO ALIMENTACIÓN, SEÑAL DE DATOS, SEÑAL DE RITMO.

FÁCILMENTE ESTOS PUEDEN SER UTILIZADOS COMO PUERTOS.

LOS PADS SON DIFERENTES TIPOS: (i) PADS DE PODER,

(ii) PADS DE SEÑAL.

(iii) BOLSAS DE ESQUINA.

(iv) PADS de I/O.

CONTROLES DE OPTIMIZACIÓN
Controles de Optimización de Diseño :

Habilitar múltiples relojes por registro

2. Habilitar propagación constante
3. Habilitar almacenamiento en búfer de red de múltiples puertos
4. Habilitar Buffering de red constante
5. Aplicar reducción de tiempo por variaciones en el chip
Definir No usar celdas preferidas
7. Mantener Celdas de repuesto y celdas sin carga
8. Aplicar restricciones de área y recuperación de área
9. Aplicar área y rangos críticos de potencia.
10. Organizar rutas en grupos
11. Prevenir el reloj como redes de datos
12. modificar las prioridades de optimización si es necesario
 13. Habilitar la verificación de recuperación y eliminación

SDC

SDC : El formato es .SDC :

Estas restricciones son restricciones de tiempo.

Estas restricciones se utilizan para cumplir con los requisitos de tiempo.

Las restricciones son

RELOJ DEFINICIONES: Crear Período de Reloj.

2. Generado Definiciones de reloj
3. Entrada Retraso
4. Salida Retraso
5. Entrada/Salida retraso
6. Max retraso
7. Min Retraso
8. --------------->Excepciones<-------------------------
9. Múltiple carril bici
10. Camino falso
11. Ruta de medio ciclo
12. Desactivar los arcos de temporización

13. Análisis de casos

El camino de múltiples ciclos y el camino falso son excepciones.

Y también contiene

Latencia del reloj

Incertidumbre del reloj

Transición del Reloj

Configuración de apagado del reloj

---------------> Retención de Gating de Reloj

Célula de conducción del reloj

Lista de conexiones: El formato es .V

Contiene la conectividad lógica de todas las celdas (celdas estándar, macros).

Contiene una lista de redes.

En el diseño, para conocer la conectividad utilizando líneas de vuelo.

.V ----------> Conectividad Lógica

.ddc-------->conectividad lógica, información de la cadena de escaneo, información del archivo Scandef, descripción a nivel de puerta

Archivos TLU+: el formato es .TLUP:

R,C parásitos de metal por unidad de longitud.

2. Estos (R,C los parásitos se utilizan para calcular los retrasos netos.
3. Si Los archivos TLU+ no se proporcionan, entonces se obtienen del archivo .ITF.
4. Para Cargando archivos TLU+ hemos cargado tres archivos.

5. Esos son Max Tlu+, Min TLU+, archivo MAP.

6. MAPA el archivo mapea el archivo .ITF y el archivo .tf de la capa y los nombres de las vías.

ARCHIVO DE TECNOLOGÍA
Archivo de tecnología: el formato es .tf

1. Él contiene Nombre, Convenciones de Número de capa y vía

2. Eso contiene características físicas y eléctricas de la capa y el vía
3. En Las características físicas Min ancho, Min separación, Min altura están presentes.
4. En Las características eléctricas tienen una densidad de corriente máxima presente.
5. Unidades y precisiones de la capa y del via.
6. Colores y patrón de capa y vía.
7. Físico Reglas de diseño de capa y vía
8. En Reglas de diseño físico Espaciado de cable a cable, ancho mínimo entre capa y vía son
presente.

Información de la Capa

Máscara Nombre
 2. Visible
3. Seleccionable
4. Línea Estilo(Sólido)
5. Patrón
6. Presentación

7. Cortar Capa
8.

BIBLIOTECAS FÍSICAS
Bibliotecas físicas: el formato es .lef (Formato de Intercambio de Diseño):

físico información de celdas estándar, macros, pads.

2. Pin información.
3. Definir colocación de mosaicos de unidad (sitios).
4. Mínimo Ancho de Resolución.
5. Altura de las filas de colocación.
6. Preferido Direcciones de enrutamiento.
7. Presentación de las pistas de enrutamiento.
8. Antena Reglas.
9. Enrutamiento Bloqueos

Células Macro/Stad :-------------->Nombre de la célula

Tamaño(Dimensiones,Área)

----->Pin

Puerto

Capa

------------->Dirección

Información de Pines : --------------->Dirección (Entrada, Salida, INOUT)

--------------->Usar(Senal,Poder,Tierra)

Área de la Puerta de Antena

--------------->capa
Los LEFs son 3 tipos: .Macro lef (Información del macro)

.StdCell lef(Información de Celdas Estándar)

.Tech lef(Capa, Info de Via)

En información física, la altura, el área y el ancho están presentes.

y también contiene dos vistas

1)Vista de Célula:

En esta información de diseño está presente, se utiliza en el momento de la salida de cinta.

2) Vista FRAM:

La vista de marco es una vista abstracta, se utiliza en la colocación y ruta.

BIBLIOTECAS LÓGICAS
Bibliotecas lógicas: el formato es .lib (libertad)

Tiempo Celdas estándar

2. Información funcional de celdas estándar, macros suaves.
3. Y reglas de diseño como máxima transición, máxima capacitancia, máximo fanout.
4. En La información de temporización, como los retrasos de celdas, el tiempo de configuración, el tiempo de retención, el tiempo de recuperación y el tiempo de eliminación están presentes.
Célula el retardo es una función de la transición de entrada y la carga de salida.
6. Celda el retraso se calcula en función de tablas de búsqueda.
7. Celda los retrasos se calculan utilizando modelos de retraso lineales, modelos de retraso no lineales, CCS
modelos.
8. La funcionalidad se utiliza con fines de optimización.
9. Y también Contiene información de energía.
10. Y contiene la potencia de fuga para la celda predeterminada, la densidad de potencia de fuga para la celda, predeterminada

Voltaje de entrada

Y PVT contiene ------------>Variaciones en Chip (BC, WC)

Poder de fuga de celda

Poder Interno
 Transición Ascendente

Transición de otoño

Configurar aumento

Configurar otoño

Sostener subida

Sujetar la caída

Ancho de pulso mínimo alto

Ancho de pulso mínimo bajo

Aumento de recuperación

Remoción de caída

--------------->Aumento celular

Caída de célula

Capacitancia de Pin

Información a nivel celular

Célula nombre
2. Área (representar) con Nand Equ Área
3. Poder (Función de transición de entrada, Capacidad neta total de salida)
4. Funcionalidad
5. Retraso
6. Max Tapa
7. Max Trans
8. Pie Imprimir

Y también contiene K-Factor

Y también contiene MODELOS DE CARGA DE ALAMBRE

Y contiene una vista (subdirectorio), es decir, vista LM (vista del modelo lógico).

Contiene bibliotecas lógicas.

TIPOS DE DISEÑO ASIC

ASIC se divide principalmente en dos divisiones
Diseño Lógico (DL)

Diseño Físico (PF)

El diseño físico es la implementación física del diseño

En el Diseño Físico principalmente hay seis entradas.

Lógico bibliotecas --> el formato es .lib dado por los vendedores

2. Físico bibliotecas -->el formato es .lef dado por los proveedores
3. Tecnología archivo -->el formato es .tf dado por las personas de fabricación
4. TLU+ archivo -->el formato es .TLUP-->dado por la gente de fabricación
5. Lista de conexión --->el formato es .v -->dado por Synthesis People
6. Síntesis Restricciones de diseño --> formato es .SDC --> dado por el personal de síntesis

PROCESO DE DISEÑO FÍSICO.

DATOS PREPARACIÓN.
2. SUELO PLAN.
PODER PLAN-->RUTEADO DE ENERGÍA [PRE RUTA]
4. UBICACIÓN.
5. RELOJ SÍNTESIS DE ÁRBOL
-->DATOS RUTEO.-->[RUTA POST]
7. CHIP FINALIZACIÓN.
8. VERIFICACIÓN.
9. GDSII ARCHIVO.