Pipelining
Técnica utilizada en microprocesadores para mejorar el rendimiento al
superponer la ejecución de múltiples instrucciones.
Divide el proceso de ejecución de instrucciones en etapas, permitiendo
procesar simultaneas o diferentes instrucciones.
Las etapas en un pipeline típico incluyen instrucciones “fetch (buscar)” busca
instrucciones de la memoria, “decode (decodificar)” lee el registro de entrada y
decodifica la instrucción, “execute (ejecutar)” ejecuta la instrucción, “memory
acces (acceso de memoria)” y “write-back (respuesta)” escribe el resultado de
la operación en la registro de entrada del siguiente segmento.
Tipos de pipelining
Pipeline de instrucción. Representa las etapas donde la instrucción es movida a
través de varios segmentos del procesador. Un segmento lee instrucciones
desde la memoria mientras simultáneamente instrucciones previas se ejecutan
en otro segmento.
Pipeline de aritmética. Representa las partes de una operación aritmética que
puede ser desglosada y traslapada mientras se ejecuta. Se puede utilizar para
operaciones aritméticas y los registros se utilizan para guardar cualquier
resultado intermediario que esté o haya pasado en la siguiente etapa para el
procesamiento.
El paralelismo de instrucciones de nivel se logra cuando diferentes
instrucciones progresan a través de diferentes etapas de pipelining
simultáneamente.
El pipelining reduce el tiempo de ejecución al incrementar las instrucciones de
rendimiento y habilitar instrucciones más rápidas de procesamiento.
Dentro de la arquitectura de computadora, encontramos los “Hazards” que se
refiere a situaciones que pueden afectar el flujo normal de instrucciones, por
ende la eficiencia del procesador.
Dentro de estos encontramos diferentes tipos: como los “hazard de datos” que
se produce cuando existe una dependencia de datos en instrucciones. “Hazard
estructural” ocurre cuando hay algún conflicto de hardware para una
combinación de instrucciones y “hazard de control” causado por instrucciones
de salto. Estos pueden ocurrir en los pipelines y requieren de técnicas de
reenvío y ramas de predicción de disminución.
En técnicas para optimización de rendimiento, como el paralelismo de
instrucciones de nivel y optimización de “caché” mejora aún mas la eficiencia
del microprocesador.
Ventajas.
Reduce el tiempo tiempo de ciclo del procesador
Reduce el delay mientras la instrucción es completada
Al operar a una frecuencia de reloj mayor que la RAM logra que el
sistema sea más auténtico ya admita implementación global