Familias Lógicas

Debo agradecer los textos e imágenes que fueron

tomadas del libro Técnicas Digitales, Dispositivos,
Circuitos, Diseño y Aplicaciones del Ing. Jorge
Sinderman y de Sistemas Digitales, Principios y
Aplicaciones del R. Tocci (10 ed.)

Ing. Daniel Acerbi – Mayo 2021_v5© 1

 Indice
 Señales lógicas
 Lógica positiva y negativa; niveles lógicos
 Generalidades (fabricación de circuitos
integrados)
– Obleas y Wafers de Silicio
– Construcción de un transistor NMOS
– Encapsulados
 Historia de las Familias Lógicas
 Clasificación de las familias lógicas
– TTL
– CMOS
 Evolución a lo largo del tiempo
 Parámetros característicos
 Definición y Comparación de parámetros
 Comparación entre distintas tecnologías
 Familia ECL - Generalidades
 Familia BiCmos – Generalidades
 Interfases de Circuitos Integrados
 Criterio para la selección de una Familia Lógica
Ing. Daniel Acerbi © - v5_2021 2
 Señales Lógicas
 Cuando se analizan los circuitos lógicos electrónicos, los
diseñadores digitales utilizan con frecuencia las palabras
“ALTO” (High = H) y BAJO ( Low = L) en lugar de “1” y
“0”, para recordar que están tratando con circuitos reales y
no con cantidades abstractas :
– BAJO – Señal que esta comprendida en el intervalo de
tensiones algebraicamente mas bajos; se interpreta
como un “0” lógico.
– ALTO – Señal que esta comprendida en el intervalo de
tensiones algebraicamente mas altas; se interpreta
como un “1” lógico.

Ing. Daniel Acerbi © - v5_2021 3

 Lógica Positiva y Negativa
 Las asignaciones de “1” y “0” a ALTO y BAJO son algo arbitrarias :
– La asignación de “0” a BAJO y “1” al ALTO, parecen mas
natural y se denominan Lógica Positiva
– La asignación opuesta, de “1” a BAJO y “0” a ALTO, no se
utilizan tan frecuentemente y se conoce como Lógica Negativa
B A Z
0 0 0
0 1 0 Compuerta AND
B A Z Lógica Positiva
1 0 0
L L L
1 1 1
L H L
B A Z B A Z
H L L
Lógica Negativa 0 0 0
H H H 1 1 1
1 0 1 0 1 1
L = LOW 0 1 1 Reordeno 1 0 1
H = HIGH 0 0 0 1 1 1

Ing. Daniel Acerbi © - v5_2021

Compuerta OR 4
 Niveles lógicos H y L
 Los niveles lógicos los podemos definir de la siguiente manera:
In Out
Lógica Positiva Negativa
H= 5V; L= 0V L= 5V; H= 0V
H= 12V; L= 0V L= 12V; H= 0V
H= 3,3V; L= 0V
H= 15V; L= - 15V L= 15V; H= - 15V

 Un dispositivo que realiza una cierta función en lógica positiva,

realiza la función dual en lógica negativa .
 Hay consenso entre los fabricantes de circuitos integrados y los
usuarios de adoptar lógica positiva .

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 Generalidades (fabricación)
 En esta parte de la guía abarcaremos el estudio de los Circuitos
Integrados Digitales, definiremos sus parámetros mas
frecuentemente usados, y analizaremos sus aspectos
constructivos básicos .
 El desarrollo de la tecnología de los Circuitos Integrados (IC) ha
posibilitado colocar un sin número de componentes activos
( diodos, transistores bipolares y de efecto de campo ) y también
pasivos interconectados entre sí sobre una sola pieza de material
semiconductor, en general silicio, llamado substrato y su nombre
mas común es chip.
 Los Chips se unen mediante alambres a los terminales o pines
metálicos ( patas ) con que se conectará a otros circuitos y todo
va montado en un encapsulado plástico o cerámico que da la
forma exterior .

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 Interior de un circuito integrado (IC)
Encapsulado
plástico o
cerámico

Chip de Si

Alambre de oro
o metal noble

Pines

Wafer de Si procesado con miles

de circuitos integrados
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Chip de un integrado de SSI

Ing. Daniel Acerbi © - v5_2021 8

 Chip de un
microprocesador
4004

Hilos de oro que

van a las patas
del circuito
integrado

Ing. Daniel Acerbi © - v5_2021 9

 Encapsulados
 Funciones:
– Aislamiento. Aislar al chip de agentes externos, como el
polvo o la humedad.
– Conectividad. Los terminales permiten conectar las
entradas y salidas del chip a las pistas de una placa.
– Disipación. En su funcionamiento normal, los circuitos
producen calor, que debe ser disipado. Ese calor debe
atravesar el encapsulado. Puede ser necesario añadir un
disipador, adherido a la superficie del encapsulado, en
caso de que el encapsulado no disipe lo suficiente.
– Manipulación. Dado que un circuito integrado es muy
frágil, el encapsulado facilita su manipulación, colocación
y montaje.

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Distintos tipos de cápsulas de CI con el
montaje típico

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Encapsulados mas comunes de CI

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 Encapsulados Especiales
 Los encapsulados avanzados permiten mejorar en gran medida
muchos de los parámetros que intervienen en la fabricación y uso de
circuitos integrados.
 Algunas de las mejoras conseguidas con estas técnicas están
relacionadas con el costo y el rendimiento del los circuitos.
 Estos encapsulados suponen una pequeña parte del mercado debido
a su elevado costo y complejidad (excepto el COB).
 Se ha buscado desarrollar mejores rendimientos usando la misma
tecnología prácticamente para estar a la altura de las exigencias de
este sector que avanza tan frenéticamente.
 Los usa Intel: Pentium Pro, Pentium D Presler, Xeon Dempsey and
Clovertown, and Core 2 Quad; Sony memory sticks.
 Tipos de encapsulados avanzados:
 MCMs: Módulos Multi-Chip
 Encapsulados Chip-Stacked: Encapsulados Chip-Stacked
 COB: Montaje sin encapsulado

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 Tipos de Encapsulados
 Un Multi-Chip Module (MCM) es un encapsulado especializado en el que
múltiples circuitos integrados, son alojados en el mismo chip para facilitar
su uso.
 Ventajas:
 Aumento de la densidad.
 Aumento del rendimiento: Señales que antes eran externas, ahora están integradas
dentro del chip.
 No necesidad de encapsular chips individuales.
 Desventajas:
 Problemas con la refrigeración.
 Elevado coste.
 Probabilidad de fabricación defectuosa.

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 Tipos de Encapsulados
 El Chip Stacked Package (CSP): es una tecnología de encapsulamiento que
consiste en apilar varios chips dentro del mismo IC.
 Las conexiones entre éstos, así como las conexiones con el encapsulado, se
hacen mediante la técnica de Wire-Bonding aunque actualmente se está
investigando con Flip-Chip.
 Esta disposición interna supone un aumento tanto de densidad como de
costo y dificultad. Su uso más común son los dispositivos de memoria
portables, por ejemplo la dupla Flash + SRAM.
 Ventajas:
 Gran aumento de la densidad.
 Aumento del rendimiento: Señales que antes eran externas, ahora están integradas
dentro del encapsulado.
 Desventajas
 Muy alto costo.
 Fabricación muy dificultosa

15
 Tipos de Encapsulados
Chip-On-Board Mounting (COB): o Montaje sin Encapsulado, es una técnica de
encapsulamiento que consiste en depositar el silicio directamente sobre la placa
(PCB) conectado a ella mediante Wire-Bonding y finalmente aplicar una resina
epoxi sobre el chip para proteger el montaje.
Este procedimiento simplifica en gran medida el proceso de fabricación
abaratando a su vez el coste. El COB es comúnmente utilizado en circuitos no
muy complicados como por ejemplo pantallas LCD o relojes o calculadoras.
Ventajas:
 Muy Bajo costo.
 Facilidad de montaje y fabricación.
 Desventajas
 Almacenamiento del silicio sin protección. Puede dañarse muy fácilmente.
 Alta probabilidad de dañar el silicio durante la fabricación. Tener en cuenta que una
mota de polvo puede dejar inservible el chip.

Integrados ASIC:
Application-Specific
Integrated Circuit

16
IC tipo COB implementado en un teléfono

Placa completa del teléfono Vista del COB en un PCB

secundario

Ing. Daniel Acerbi © - v5_2021 17

 Identificación de la pata 1
 En el siguiente gráfico encontraremos la manera mas difundida
de identificación de la pata No. 1 en los CI .

Pin 1

Pin 1 Pin 1
Pin 1
Ing. Daniel Acerbi © - v5_2021 18
 Montaje de los componentes en PCBs
 Placa simple Faz, con componentes axiales
Componente

Sustrato aislante

Cobre

Pata del
componente Componente
Cobre Placa Agujero sin
metalizar

Mascara Estaño-
antisoldante Soldadura 19
Ing. Daniel Acerbi © - v5_2021 19
 Montaje de los componentes
 Placa doble faz, con componentes de montaje superficial

Pata del Componente

componente
Estaño- Placa
Soldadura
Agujero sin
Cobre metalizar

Estaño-
Soldadura 20
 Historia de los circuitos lógicos
 Los primeros circuitos lógicos controlados electricamente ,
desarrollados en los Laboratorios Bells en 1930, estaban
basados en relés .
 A medidos de la década del 40 se construyo la primera
computadora digital, ENIAC, estaba construida con 18000
tubos de vacío (válvulas), consumiendo 140 KW de potencia.
 La invención del diodo semiconductor y del transistor bipolar
permitió, en la década de 50, la construcción de circuitos
lógicos mas rápidos, mas compactos y de mucho menor
consumo.
 En la década de 60 la invención del CI permitió la colocación
en su interior de gran numero de transistores y otros
componentes permitiendo la mejora de los circuitos lógicos.
Durante esta década se introdujeron las primeras familias
lógicas.
Ing. Daniel Acerbi © - v5_2021 21
 Familias Lógicas - Definición
 Podemos definir como Familia Lógica al conjunto de
elementos funcionales (compuertas, biestables,
decodificadores, contadores, registros, etc.) con el mismo
tipo de substrato y de tecnología de fabricación.

 Las Compuertas pueden ser :

– Las compuertas discretas, eran aquellas construidas por
los usuarios, con transistores, diodos y resistores. Las
mismas ya casi no se utilizan, salvo en diseños muy
particulares .
– Las compuertas integradas, son aquellas que vienen
dentro de los circuitos integrados.
 Los CI son dispositivos que tienen todos los elementos
necesarios para cumplir distintas funciones lógicas.

Ing. Daniel Acerbi © - v5_2021 22

 Familias Lógicas - Clasificación
Circuitos Lógicos Digitales

Discretos Integrados

DL DTL TL Transistores Transistores

Bipolares MOS

ECL TTL CMOS NMOS

PMOS

BiCMOS

Ing. Daniel Acerbi © - v5_2021 23

 Familias Discretas
 Las familias Discretas, son aquellas construidas
con elementos discretos, diodos, transistores y
resistores .
 Las Familias Discretas son :
– DL : Lógica a diodos
– DTL : Lógica a Diodos y Transistores bipolares
– TL : Lógica a Transistores bipolares

Ing. Daniel Acerbi © - v5_2021 24

 Lógica a Diodos (DL)
 Se utilizan diodos y resistores para formar las compuertas.
 Compuerta OR :

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 Lógica a Diodos (DL)
 Se utilizan diodos y resistores para formar las compuertas.
 Compuerta AND :

Ing. Daniel Acerbi © - v5_2021 26

 Conclusiones
 Esta lógica hace tiempo se dejo de usar, solo se utiliza
excepcionalmente cuando es necesario trabajar con tensiones
elevadas en las entradas de los circuitos lógicos, mas de 18V.
Se usa en circuitos con contactores en media y alta potencia.
 Tiene esta familia el siguiente inconveniente:
– Las compuertas AND, elevan el nivel de tensión de los “0” a
medida que se suman compuertas .
– Las compuertas OR, disminuyen el nivel de tensión de los “1” a
medida que se suman compuertas .
 Es necesario compensar las pérdidas de tensión y para eso se
debe utilizar un transistor. Se generan por estas necesidades
la lógica DTL (lógica a diodo y transistor).

Ing. Daniel Acerbi © - v5_2021 27

 Lógica DTL - Inversor
 Se utilizan diodos, transistores (montaje Emisor Común) y resistores
para formar el inversor, circuito generador de esta lógica, y las
compuertas NAND y NOR .

Inversor - Transistor
en montaje emisor
común Ic ≈ 0A

Vz Vz

+Vcc
Con respecto a la corriente de +Vcc
colector Ic; observamos que Z
cuando la salida Z es cero, hay Z
consumo de corriente y no cuando
1= +Vcc
es uno. Este dispositivo presenta 0= 0V
una Salidas desbalanceada.
28
Compuerta NOR y NAND en lógica discreta DTL

Compuerta NOR Compuerta NAND

+Vcc
+Vcc

Z
B +Vcc
B
A
Z
A

Compuerta AND Inversor

Compuerta OR Inversor

Salidas desbalanceada

Ing. Daniel Acerbi © - v5_2021 29

 Conclusiones
 Analizando los circuitos podemos ver que el circuito de salida
( donde se toma la salida ) presenta un comportamiento
distinto para los “1” y los “0” desde el punto de vista de la
corriente de salida. Salidas desbalanceadas.
 La rama de salida :
– Para los “0” consume corriente
– Para los “1” no hay consumo de corriente, o esa corriente es
despreciable .
 Sería ideal que para ambos estados no exista consumo de
corriente. Bajaría el consumo de la compuerta.
 Este tipo de configuración no presenta una buena respuesta
en frecuencia y ocuparía mucho espacio en los circuitos
integrados si se la quisiera integrar (por el uso de
resistores).

Ing. Daniel Acerbi © - v5_2021 30

 Familia lógica discreta TL
 Esta familia, esta implementada solo con transistores.
 Es el estadio previo a la familia TTL .
 Como en la familia DTL hay mayor consumo, cuando la
salida vale “0” y menor cuando la salida vale “1”.
+V CC
+V CC

Z
Z
A
B A

Compuerta NOR Compuerta NAND

Salidas desbalanceada

Ing. Daniel Acerbi © - v5_2021

31
 Conclusiones
 Las familias integradas solucionaron el tema del consumo en las
etapas de salida que presentaban las compuertas discretas y
mejoraron los tiempos de propagación.
 Los fabricantes comenzaron a utilizar una salida complementaria
que no consumía corriente, ni en los “0” ni en los “1” y así surgió la
primer familia TTL .
 El esquema de un inversor es el siguiente :
R de bajo valor, de
80 a 120 Ω

Circuito equivalente de
la salida
complementaria

Z=0 Z=0
E=1
No hay consumo de
corriente, en la salida
complementaria ni en
los “0”ni en los “1”
32
 Esquema de un inversor con salida Tótem Pole
 La configuración de salida Tótem Pole, basada en una salida
complementaria es la que se utiliza en mas de 70 % de los ICs digitales.
 Las compuertas, para su estudio, se pueden dividir en 2 partes:
– El módulo lógico; en ella se realiza la función lógica indicada en la tabla
de verdad.
– La etapa de salida, aquella que fijará los '0' y los '1'; de acuerdo a la
función lógica realizada.
 Analicemos un inversor funcionando, con estas premisas:
+V +V

+V +V
'0' +V
Modulo Modulo
Lógico
'1' Lógico
'0'
'1'

33
 Familias Integradas
 Las familias integradas que se utilizan hoy en día, son construidas
básicamente con transistores bipolares y de efecto de campo y
utilizan en menor escala diodos y resistores.
 Los transistores bipolares, en la década del 60 dieron origen a las
Familias:
- TTL (Transistor Transistor Logic).
- ECL (Emmiter Coupled Logic); 10K y 100K. No muy utilizadas
y su uso hoy es restringido a frecuencias muy altas.
 Los transistores de efecto de campo, a fines de la década del 60,
dieron origen a la familia :
- CMOS (Complementary metal oxide semiconductors).
 BiCmos (Bipolar Complementary metal oxide semiconductors)
incluye transistores NMOS, PMOS y bipolares .
 Cabe destacar que cada familia a su vez esta compuesta por
varias subfamilias, donde se pueden destacar las mejoras de
consumo, velocidad de conmutación y miniaturización a lo largo
del tiempo.

Ing. Daniel Acerbi © - v5_2021 34

 Evolución temporal de las familias lógicas

 La tendencia, en el desarrollo de nuevos componentes, es a usar

tensiones cada vez menores porque permiten reducir el consumo y sólo
emplear tensiones superiores a los 5V cuando se requiere alta
inmunidad contra el ruido.
Ing. Daniel Acerbi © - v5_2021 35
Leyendas de las familias y subfamilias
(incompleta)

Ing. Daniel Acerbi © - v5_2021 36

 Familia Lógica ideal
 La familia lógica ideal estaría caracterizada por tener :
– Alta velocidad de operación
– Bajo consumo de energía
– Alta inmunidad contra el ruido
– Bajo costo
 La existencia de varias familias lógicas es debida a que
no existe una familia lógica que combine todas estas
características detalladas en una sola .
La Familia Lógica mas utilizada en el diseño digital,
hoy día, es la Familia CMOS y sus subfamilias

Ing. Daniel Acerbi © - v5_2021 37

 Parámetros
Característicos
Analizaremos ICs de bajos niveles de integración SSI y MSI a
lo largo del curso
Compuertas Básicas y Universales en esta primera etapa

Ing. Daniel Acerbi © - v5_2021 38

 Parámetros característicos
 En principio nos abocaremos al estudio de las familias y
subfamilias TTL y CMOS
 Los parámetros característicos provistos por los fabricantes
son :
– Denominación genérica - Subfamilias
– Rangos de Temperatura
– Tensión de alimentación
– Componentes y circuitos básicos
– Consumo
– Niveles de tensión
– Niveles de corriente
– Velocidad de conmutación
– Distintos tipos de salida disponibles
– Consideraciones prácticas de uso
– Compatibilidad con otras familias
Ing. Daniel Acerbi © - v5_2021 39
 Denominación genérica
 Acá, el fabricante, brinda los detalles generales de la compuerta,
en nuestro ejemplo la 74LS08, cuyo fabricante es Fairchild
Semiconductors :

Ing. Daniel Acerbi © - v5_2021 40

 Tipos de Circuitos Integrados
 Los tipos de circuitos integrados con los que se puede llevar a cabo un
diseño son:
– Comerciales: Son la mayoría de los dispositivos que podemos
adquirir y no están preparados para trabajar en ambientes hostiles.
– Militares: Tienen un rango de especificaciones mas extremas. Aptos
para diseños en ambientes de trabajo hostiles. Por ejemplo calor o
frío extremos; o ambientes químicamente complicados. Sus
encapsulados pueden ser metálicos o cerámicos.
Aptos para trabajar en el espacio, resistentes a los
rayos cósmicos y a altos niveles de radiaciones ultravioletas

Comerciales
Militares
Ing. Daniel Acerbi © - v5_2021de encapsulado metálico 41
 Rangos de temperatura
 Las temperaturas que habitualmente se dan como dato son :
 Temperatura de almacenamiento : es el rango temperatura en la que se
debe almacenar el dispositivo, o sea guardar en una estantería.
 Temperatura de operación : es el rango de temperaturas en la que
puede operar el circuito integrado.
 Se recomienda siempre tomar los valores típicos o mínimos, para que
pueda existir cierta tolerancia .

TTL

Temperatura de
operación

Temperatura de
almacenamiento
Ing. Daniel Acerbi © - v5_2021 42
 Tensión de alimentación
 TTL ( VCC):  CMOS ( VDD):
 La tensión de alimentación  La tensión de alimentación no
debe ser muy precisa, la es tan precisa y puede variar
tolerancia es del ±5%. dentro de ciertos rangos, lo
que hace ideal a los
 Tensión típica : 5V dispositivos para trabajar con
 Tensión máxima que soporta pilas y baterías
es 7V  Las series :
– 4000B VDD de +3 a 15V;
 TTL de baja tensión tensión máxima que
– Vcc = 3,3V +/- 5 % soporta 18V
(familia LVTTL) – 74HC y 74AC VCC de 2 a 6V;
+/- 5 %.
 La tensión de +5V se usa para
buscar compatibilidad con
circuitos TTL
 Tensión máxima que soporta
es 7V

Ing. Daniel Acerbi © - v5_2021 43

Tensión de alimentación TTL - Ejemplo
Máxima tensión de
alimentación y de
entrada, valores que no
se deben superar

Tensión de alimentación
recomendada

Valor Típico

Ing. Daniel Acerbi © - v5_2021 44

 Tensión de alimentación CMOS - Ejemplo
CD4081BC Rango máximo de tensión en
las entradas de la compuerta,
depende de VDD

Rango máximo de VDD

Tensión de alimentación
recomendada

Máxima temperatura y tiempo de

soldado

Ing. Daniel Acerbi © - v5_2021 45

 Componentes y circuitos básicos
 En este apartado el fabricante brinda al usuario la Tabla de
verdad y el circuito del dispositivo

Tabla de verdad expresada

en niveles lógicos

Ing. Daniel Acerbi © - v5_2021 46

 Consumo de una compuerta
 Normalmente los fabricantes de componentes dan esta
información por compuerta .
 El análisis del consumo involucra a dos tipos de potencias :
– Potencia estática : es aquella cuando la compuerta tiene en sus
salidas niveles “0” o “1” .
– Potencia dinámica : es cuando la salida transiciona de cero a
uno y viceversa .

Transición de Transición de
“0” a “1” “1” a “0”

 El valor de la potencia consumida total, por compuerta, será la

suma de ambos valores.
 PFuente = PEstática + PDinámica [W] - Se calcula teniendo en cuenta
todos los ICs del circuito lógico.

Ing. Daniel Acerbi © - v5_2021 47

 Consumo en la familia TTL
 El consumo estático (Pe) [W] lo obtengo :
– Del manual y se evalúa por compuerta
– Se calcula como :
 Pe = Vcc . Icc / n => tomo la Icc mayor de IccL o IccH y n es el
numero de compuertas del integrado .
 El consumo dinámico (Pd) [W] se evalúa entre el 40 y el 60% del
estático, dependiendo de la frecuencia de trabajo .
 La potencia total por compuerta será la suma de ambas .

Indica la
corriente total
del circuito
integrado,
todas las
compuertas en
1 o en 0

Ing. Daniel Acerbi © - v5_2021 48

 Consumo de la familia TTL
 Observece en el diagrama de corriente los valores de Icc para
el '0' y para el '1' (Potencia Estática). Cuando se da una
transición de la salida de bajo a alto, se da un pico de
corriente que llega a valores de 30 hasta 50 mA (Potencia
Dinámica)

Vcc
1
Icc

A
IC Z
B
0
1

ICC = (ICCH + ICCL) / 2

Pico de consumo,
Consumo total Estático
relacionado con Pot.
Ing. Daniel Acerbi © - v5_2021 49
Dinámica
 Consumo en la familia CMOS
 El consumo estático, por compuerta, es extremadamente
bajo esta en el orden de los nW y se lo considera
despreciable .
 El consumo a tener en cuenta es el consumo dinámico .
 El consumo dinámico se lo evalúa con la formula :
Pd= f . (CL + CPD) . VDD² [W] => donde
 f = frecuencia de trabajo
 CL = capacidad parásita externa

 CPD = capacidad efectiva, es la capacidad parásita interna

de la compuerta mas una capacidad hipotética que toma
en cuenta otros efectos disipativos .
 VDD = Tensión de alimentación

Ing. Daniel Acerbi © - v5_2021 50

 CMOS Potencia estática y dinámica

Corriente de
muy bajo
valor hace
despreciable
la Pe a 25 ºC Valor de CL, para calcular la Pd ( Potencia Dinámica )

Valor de CPD, para calcular la Pd ( Potencia Dinámica )

Ing. Daniel Acerbi © - v5_2021
Ing. Daniel Acerbi © 51
 Cuadro comparativo
 El consumo de potencia en TTL es independiente de la
frecuencia .
 El consumo de potencia en CMOS varia con el aumento de
la frecuencia. Como se ve en el gráfico a frecuencias de
trabajo mas elevadas, aumenta la potencia disipada .

Cuando se excede la
máxima frecuencia
de trabajo el
componente no se
daña solo deja de
funcionar como lo El componente esta
indica su tabla de llegando a la
verdad. máxima frecuencia
de trabajo.

52
 Conclusiones
 Podemos ver que la potencia estática debe ser tenida
en cuenta cuando se diseña con compuertas TTL, ya
que su valor es importante.
 En diseños con dispositivos CMOS, se debe tener en
cuenta la potencia dinámica y la misma es
dependiente de la frecuencia y de la tensión de
alimentación. A frecuencias de trabajo mas altas voy
a tener mayor disipación de calor y debo tenerlo en
cuenta en los diseños.
 En dispositivos CMOS la potencia estática esta en el
orden de los nW y se la puede despreciar.

Ing. Daniel Acerbi © - v5_2021 53

 Niveles de tensión
 La característica de transferencia de un buffer ideal es la
siguiente :
VO In Out
+ Vcc = Tensión de alimentación de la
compuerta
Característica ideal
+ Vcc
In Out
+ Vcc
1

El buffer 1
conmuta
Vt
0

0 volt Vt = Vcc/2 VI
0
+ Vcc 0 volt
Vt = Tensión de Umbral
Ing. Daniel Acerbi © - v5_2021 54
 Niveles de tensión
 La característica de transferencia de un buffer real es la
siguiente :
5V
Característica real In Out
Banda
In Out
Prohibida 0V
+V
1 VOHmin VIHmin : Tensión de
VIHmin 1 entrada del estado alto
BP mínima
VILMax VOLMax VILMAX : Tensión de
0 0
0 entrada del estado bajo
máxima
0 volt
VOHmin : Tensión de salida
En las compuertas reales aparece en la entrada de la del estado alto mínima
compuerta, una Banda Prohibida de Tensiones (BP) o VOLMAX : Tensión de
de incertidumbre, en ella el fabricante no puede asegurar salida del estado bajo
que valor lógico tomará la salida, si la entrada toma máxima
alguno de los valores de tensión comprendidos en la BP.

55
 Niveles de tensión - TTL
 Este análisis se plantea en la unión de 2 compuertas.
 Niveles de tensión típicos de las familias TTL, para una
compuerta 74LS08, los mismos se sacan de la hoja de datos :
Característica real

In Out
+ Vcc = 5V
1 VOHmin = 3,4V
VIHmin = 2V 1
+ Vcc = 5V BP
VILMax = 0,8V VOLMax = 0,35V
0 0
0
0 volt

Debo cuidar que las tensiones de salida no queden

dentro de la Banda Prohibida o de incertidumbre

Ing. Daniel Acerbi © - v5_2021 56

 Niveles de Tensión en TTL
 Vemos como presenta el fabricante los niveles de tensión
para la familia TTL .

Tensiones
de entrada

Tensiones
de salida

Ing. Daniel Acerbi © - v5_2021 57

 Niveles de tensión - CMOS
 En CMOS (subfamilia 4000B) los niveles de tensión de entrada y
salida son función de la tensión de alimentación (VDD), ya que la
misma no es fija y varia entre +3V y 15V .
 En las subfamilias CMOS de compatibilidad (VCC) (74HCXX o
74HCTXX) varía entre +2V y 6V.
 La característica de transferencia de un buffer real es la siguiente:

Característica real

In Out
+ VDD
'1'
VIHmin = 0,[Link] 1
VOHmin = 0,95 VDD
BP
VILMax = 0,3 VDD
CD4050 VOLMAX = 0,05 VDD
0
VDD = 3 a 15 V Banda '0'
Prohibida 0 volt
58
 Niveles de Tensión CMOS - Valores mas exactos

Tensiones
de salida

Tensiones
de entrada

Ing. Daniel Acerbi © - v5_2021 59

 Margen de Inmunidad al Ruido - Definición
 Se define como Margen de Inmunidad al Ruido o Inmunidad al Ruido (NI) VNM a
la máxima amplitud de tensión de ruido eléctrico que puede adicionarse a la
salida de una compuerta “1” sin que dicha adición afecte a las
“0” entradas de las
compuertas que estuviesen conectadas a esa salida.
 Se aplica el cálculo a la siguiente conexión :
Ruido Ruido

Out +Vcc In
VNMH = VOHmin – VIHmin VOHmin 1 1 VIHmin
VNML = VILmax - VOLmax VNMH
La Inmunidad al Ruido será BP
la menor de ambas
VNML VILMax
VOLMAX 00 0
0 volt
Ing. Daniel Acerbi © - v5_2021 60
 Calculo del Margen de Inmunidad al Ruido
VNMH = VOHmin – VIHmin
VNML = VILmax - VOLmax CMOS
TTL
La NI“1”
será la menor de ambas

Out +Vcc In Out + VDD = 5V In

1
VOHmin 1 1 VOHmin
VNMH VIHmin 1 VIHmin
BP
VNMH = 1,25 V
BP
VNML VILMax VNML = 1,25 V
VILMax
VOLMAX 0
0 0 VOLMAX 0
0 0
0 volt
volt
Calculo de la Inmunidad al Ruido
VNMH = 0,95 VDD - 0,7 VDD = 0,25 VDD
Calculo de la Inmunidad al Ruido VNML = 0,3 VDD - 0,05 VDD = 0,25 VDD
NIH = 3,4 V - 2 V = 1,4 V
NIL = 0,8 V - 0,35 V = 0,45 V
+VDD = 5 V // NI = 1,25 V
NI = 0,45 V
Recordar que los niveles máximos y
mínimos de tensiones son función de 61
VDD
 Conclusiones
 Como podemos observar la Inmunidad al Ruido, es mucho mayor
en la familia CMOS que en la familia TTL, o sea que CMOS admite
una mayor señal de ruido en sus entradas .
 Si Vcc = VDD = +5 V - Se observa que la NI es mucho mayor en
CMOS, mas del doble.
Familia Tensión de NI [V]
alimentación
TTL +5V 0,45 V
CMOS - serie 4000 +5V 1,25 V
CMOS - serie 4000 + 10 V 2,5 V
CMOS - serie 4000 +15 V 3,75 V

 Para trabajar en lugares ruidosos, desde el punto de vista del ruido

eléctrico, debo seleccionar dispositivos CMOS y hacerlos trabajar
con tensiones de alimentación elevadas.
 Este aumento de VDD va a traer aparejado un aumento de la
potencia dinámica en el dispositivo Pd= f . (CL + CPD) . VDD² [W]
62
Condensadores de desacople sobre la alimentación
 Los circuitos digitales, al operar en alta frecuencias, generan interferencias
en las fuentes de alimentación de los equipos.
 Para eliminar las interferencias se conectan condensadores de desacople o
desacoplo en paralelo sobre las líneas de alimentación (Vcc – 0 V) para
formar filtros pasa-bajos que reducen fuertemente las interferencias sobre
la fuente de alimentación de los equipos.

Capacitor de C
desacople,
deriva las IC
frecuencias altas
a masa

 Los condensadores de desacople no deben ser capacitores electrolíticos ya

que éstos son ineficientes a altas frecuencias por presentar un efecto
inductivo en serie; deben utilizarse condensadores cerámicos o de poliester
(no de mylar).
 El valor del capacitor es del orden de 1 a 100 nF y sus terminales deben
ser muy cortos.
63
Comparación de niveles de tensión TTL y CMOS
 Niveles de tensión de entrada / salida [V] con :
 VDD = VCC = 5V

Se observa que las distintas tensiones

en la salida de una compuerta, para
distintas tensiones de alimentación son
mas lineales en CMOS, que en TTL

Los niveles de tensión en la Familia

CMOS son mas lineales que en
TTL, independientemente la
tensión de alimentación.
Esto se debe a la características de
la física de transistores que
conforman los IC.

64
 Velocidad de Conmutación
 Toda compuerta tiene limitaciones dinámicas que hacen que
no tenga velocidad de respuesta infinita (tiempo de
conmutación 0), es decir que no presenta un cambio a la
salida en forma instantánea y totalmente simultanea con el
cambio en las entradas .
 La Velocidad de Conmutación o también conocida como
Tiempo de Conmutación (tc) está formada por dos tiempos y
será igual a la suma de ambos:
– Tiempo de propagación (tp) (causas intrínsecas a la
compuerta)
– Tiempo de crecimiento (tcre) (causas extrínsecas a la
compuerta)

tc = tp + tcre

Ing. Daniel Acerbi © - v5_2021 65

 Tiempo de Propagación - tp
 Es el tiempo que tarda la señal en pasar desde la entrada a
la salida en una compuerta y esta demora se debe a causas
internas a la misma, o sea depende del tipo de tecnología
con que fue construida la misma.
 En el tiempo de propagación intervienen 2 tiempos :
– tpLH : Es el tiempo que tarda en pasar de “0“ a “1”
– tpHL : Es el tiempo que tarda en pasar de “1“ a “0”

 El tiempo de propagación se calcula de la siguiente manera:

tp = (tpLH + tpHL ) / 2
A
Z
B

tp
Ing. Daniel Acerbi © - v5_2021 66
 Tiempo de Propagación - tp
•Análisis temporal y forma de medir el tiempo de propagación

tp =(tpLH + tpHL ) / 2

Ing. Daniel Acerbi © - v5_2021 67

 Tiempo de Crecimiento - tcre
 El tiempo de crecimiento depende de las características externas a la
compuerta, por ejemplo calidad del circuito impreso, longitud de las
pistas de conexión, etc.
 Tiene influencia solo cuando se trabaja en frecuencia altas, cercanas a
la frecuencia máxima de trabajo de la compuerta .
tcre = (tcreLH + tcreHL) / 2

Ing. Daniel Acerbi © - v5_2021 68

 Tiempo de Conmutación - TTL
A
Z
B CL

A mayor calidad de
impreso y pistas mas
cortas el CL será
mas pequeño

En los manuales TTL suele venir expresado el tiempo de conmutación,

expresado para 2 o 3 tipos de capacitores parásitos, y el mismo se
calculará como el promedio de los 2 tiempos indicados en la hoja de datos,
para el mismo capacitor.
Suelo ponerme en el peor de los casos CL = 60 pF y el tiempo máximo.
tc = (18 ns + 18 ns) / 2 = 18 ns

Ing. Daniel Acerbi © - v5_2021 69

 Tiempo de Conmutación - CMOS
En CMOS el fabricante entrega el tiempo de propagación (tp) y el
tiempo de crecimiento o transición (tT).
A
En CMOS estos valores de tiempos dependen de VDD y de CL y se
Z
dan habitualmente formulas para corregir por variaciones de CL.
B
MC14011 CL
VDD = 3 a 15 V

Para calcular el tC, debo

conocer la tensión de
alimentación, ya que tp y
tcre dependen de ella
70
 Calculo del Tiempo de Conmutación - CMOS
MC14011 Para calcular el tiempo de
Conmutación tC
VDD = 5 V
Supongo CL = 50 pF
Para VDD = 5 V
Tiempo de Propagación:
tpLH; tpHL = 125 ns
Tiempo de Crecimiento
tTLH y tTHL = 100 ns
Aplicando formulas de hojas
64 y 66:
tC = 100 ns + 125 ns =
tC = 225 ns >
fmax = 4,4 MHZ
Observo que :
En TTL el tiempo de
Conmutación es mucho
menor que en CMOS.
Si VDD aumenta el tC baja
Ing. Daniel Acerbi © - v5_2021 71
 Variación del tc con la tensión VDD
 En la diapositiva anterior se observó que el tc (tiempo de
conmutación) disminuye con el aumento de VDD.
 El motivo de tal disminución es la variación, con la VDD de la
RENC (R encendido) en los transistores P-MOSFET o N-MOSFET.
La RENC disminuye con el aumento de VDD.
Al aumentar la tensión VDD y por las
características del material y del proceso de
fabricación de los transistores N-MOSFET y
P-MOSFET, se verifica que la RENC disminuye
en forma considerable con el aumento de
VDD; esto permite una carga mas rápida
de la capacidad de salida (CL + n CE).
La disminución de RENC, se visualiza como
un aumento de la Frecuencia máxima de
trabajo del componente.
RENC pasa de 1000Ω a 5V a 200Ω a 15V.
R Disminuye con VDD El aumento de VDD va a producir un
aumento de la Potencia Dinámica.

72
Cálculo de la frecuencia máxima de operación
 Entendemos por frecuencia máxima de operación a la
máxima frecuencia en la que puede operar un circuito
lógico .
 La frecuencia máxima de funcionamiento esta
inversamente relacionada con el tiempo de demora .
 Para calcular la frecuencia máxima de trabajo de un
circuito lógico, se debe calcular primero el tiempo de
demora total y luego realizar este cálculo :

A tp : Tiempo de demora de la compuerta

Z
Tmin : Período mínimo
B
fmax = 1/tmin = 1/tp

Debe contemplar la demora total del circuito

Ing. Daniel Acerbi © - v5_2021 73

 Factor de mérito
 Para poder evaluar en forma conjunta a la velocidad de
conmutación y al consumo, se suele considerar el análisis
del Factor de Mérito .
 El mismo se calcula de la siguiente forma :

– FM = tp . PD { mW . nseg = p Joule }

Ing. Daniel Acerbi © - v5_2021 74

 Configuraciones de las salidas de las
compuertas
 En esta parte estudiaremos las distintas configuraciones de
salidas que presentan las compuertas comerciales .
A
Z Estudio de las salidas
B de una compuerta

 Las mismas son comunes para la familia CMOS y TTL

 Las configuraciones de salidas típicas son :
– Tótem Pole (ya hemos hablado de ella)
– Colector Abierto o Drenador abierto en CMOS
– 3 estados
– Carga Pasiva - Hoy ya en desuso

Ing. Daniel Acerbi © - v5_2021 75

 Tótem Pole - Generalidades
 La compuertas que tienen en su +Vcc
salidas configuraciones Tótem Pole
son las de uso mas frecuente.
 El modulo lógico es el que mueve
simultáneamente las llaves de la rama
de salida . Z
Modulo
 No hay consumo de corriente, por la Lógico

rama de salida, ni cuando Z = 0 ni

cuando Z = 1; esta es la
característica de una salida
complementaria .
 Se adoptó esta configuración para
ahorrar consumo y para mejorar las Rama de salida
características dinámicas de las
salidas .
Ing. Daniel Acerbi © - v5_2021 76
 Configuración Tótem Pole - Compuerta NAND
 Esquema típico de una compuerta NAND fabricada con transistores
bipolares o de efecto de campo (MOSFET) tener salida Tótem Pole.
 El esquema del circuito de salida no cambia con la Familia Lógica.

+Vcc
+Vcc +Vcc

Z
TTL Modulo
Lógico

Tótem Pole
Salida Salida
CMOS
en “1” en “0”
Ing. Daniel Acerbi © - v5_2021 77
 Tótem Pole - Potencia estática y dinámica
 Por la rama de salida, nunca hay circulación Salida en “1”
de corriente, ya que ambas llaves nunca
estarán cerradas al mismo tiempo . +Vcc +Vcc
 El consumo estático (Pe) depende del
consumo de la lógica de control .
 El consumo dinámico solo aparece cuando el
transistor conmuta, pasa de “0” a “1” y
viceversa. En ese caso las llaves, que en la Z Z
realidad son transistores que solo consumen
corriente mientras pasan del corte a la
saturación y viceversa. 5V 0V
 La máxima corriente que soportan los
transistores es la Ios (Corriente de salida de
corto circuito) y es de :
– 16 a 20 mA aproximadamente en TTL
– 8 a 12 mA aproximadamente en CMOS
Salida Salida
 La corriente Ios para los ‘0’ y los ‘1’ nunca se
en “1” en “0”
debe superar; se daña la compuerta.
 Por este motivo no se puede poner una salida
Totem Pole a masa.
78
 Tótem Pole - Comportamiento dinámico
 Las ramas de salida presentan baja Salida en “1” Salida en “0”
impedancia tanto cuando la +VDD
compuerta entrega un 0 o un 1 . +VDD

 Esto hace que la capacidad de carga

CL, se cargue y descargue en tiempos RENC
disminuye
muy cortos y similares; dando un
si VDD
excelente comportamiento dinámico. aumenta Z Z
 En CMOS al aumentar VDD disminuye
la RENC y el capacitor se carga mas
rápido; este fenómeno se visualiza + +
como un aumento de la frecuencia de
- -
trabajo.
 El valor de CL depende de la calidad
del circuito impreso y de la longitud
de las pistas. Se busca que sea lo El circuito de salida carga (Z = '1') y
descarga (Z = '0') el capacitor muy
mas pequeño posible.
rápidamente, en tiempos similares,
 En TTL las resistencias interna de los permitiendo un excelente
transistores no varían con la tensión funcionamiento dinámico de esta salida.
de alimentación, en CMOS si. Y es independiente de la Familia Lógica.
79
 Señales de salida en una Totem Pole
 Capacitores menores a 100 pf:

Este efecto también se

Señal cuadrada da en la configuración 3-
ideal estados.

Señal cuadrada La Ios no se puede

deformada por CL superar, se dañan los
menor a 100 pF transistores de salida.

 Capacitores mayores a 150 pf (la deformación no permite funcionar

en alta frecuencia):
Señal cuadrada Los tiempos de carga y
ideal descarga del capacitor
son similares.
Señal cuadrada
deformada por CL
Esta señal difiere mucho
mayor a 150 pF –
de parecerse a una señal
No puede
cuadrada.
utilizarse en alta
Ing. Daniel Acerbi © - v5_2021 80
frecuencia
 Drenador o Colector Abierto
 En esta configuración la rama de Alimentación externa, fija
salida solo tiene un transistor y el valor del '1' de salida
se conecta a una tensión
positiva a través de un resistor Alimentación del CI
externo . +V
VDD o VCC
 La tensión +V puede variar de Rext
3V a 15 V y es distinta de Vcc .
 Se utiliza para interconectar
etapas con compuertas CMOS o
Z
TTL con dispositivos que tienen
Modulo
tensiones de trabajo diferentes. Lógico

 No tienen buena respuesta

dinámica .
 Hay consumo de corriente por la
rama de salida si Z=0 (llave
cerrada). Aumenta el consumo
estático. Para Z=1 la rama de salida no consume
corriente; si hay consumo para Z=0
81
 Drenador o Colector Abierto - “0” y “1”
 Esquemas de las salidas de una compuerta cuando entrega un 0
o un 1 :
A
3V 3V Z
+V +V B
15V 15V
Símbolo de OC
Rext Rext
Z=1
Z=0
Z Z
La Ios no se puede
superar, se dañan los
I≈ 0 I VOL = 0,2V
VOH = +V transistores de salida.

 Cálculo de la Rext ( se calcula para Z=0 )

Rext = (+V - VOL ) / IOS
82
 Drenador o Colector Abierto - Comportamiento dinámico
 En la configuración Colector Abierto, la respuesta dinámica no es
buena con respecto a la Tótem Pole, ya que el capacitor parásito
se carga en un tiempo mucho mayor y la descarga sigue siendo
rápida .
Deformación ocasionada
por la carga capacitiva,
+V +V aumenta la capacidad
aumenta la deformación
Rext Rext
Z=1
Z=0
Z Z

+ +
I≈ 0 CL I CL
- - Ideal

τ de carga mayor, el τ de descarga menor, el

capacitor se carga a capacitor se descarga a Carga lenta, Descarga
través de la resistencia través del transistor aumenta la rápida, poca
deformación deformación
83
 Salidas en Paralelo
 Esta conexión suele utilizarse cuando se colocan 2 o mas
compuertas unidas por sus salidas .
 En dicha unión, de compuertas, se forma una compuerta AND,
la misma se denomina AND Cableada o AND por Conexión .

A B.A
Z= B.A . D.C
B
C La unión se comporta como
una compuerta AND, que no
D se encuentra físicamente y su
D.C tp = 0 s

 Esta unión es factible solo con compuertas cuya configuración

de salida es Colector Abierto .

Ing. Daniel Acerbi © - v5_2021 84

 AND por Conexión con Salidas Tótem Pole
 La unión de compuertas con salidas Tótem Pole, no es
viable, ya que al unirlas, no hay un elemento resistivo que
limite la corriente cuando una salida esta en “1” y la otra
en “0” .

+Vcc +Vcc
A La corriente circula por
ambas salidas y no hay
B Z resistores que la limiten,
por lo tanto se dañaran los
C transistores de ambas
compuertas, ya que se
D 1 0 supera la Ios

Tótem Pole
Z

Ing. Daniel Acerbi © - v5_2021 85

 AND por Conexión con Salidas OC
 La unión de compuertas con salidas OC, si es viable, ya
que al unirlas, la resistencia externa limitará la corriente
que circule por los transistores evitando que se dañen .
La corriente circula por
+V ambas salidas y el
resistor externo la
+V limita, impidiendo que
Rext I Rext se dañen los
A transistores .
Las salidas en paralelo
B Z solo son posibles con
compuertas Colector
C “0” Abierto
“0” I/2 I/2

D Z

Ing. Daniel Acerbi © - v5_2021 86

 Buffer DM7407 con salida a colector abierto - circuito eléctrico

Tecnología TTL DM7407

Vcc = 5 V
+V = 30 V; Máxima tensión de
alimentación de la salida de
colector abierto
IOL = 40 mA

Se usa para convertir circuitos

TTL (Vcc = 5 V) en circuitos
CMOS (VDD de 3 a 15 V)
Llega a manejar VOH = 30V y
corrientes

Ing. Daniel Acerbi © - v5_2021 87

 3 - Estados - Generalidades
 La compuertas que tienen en su salidas
configuraciones 3-Estados tienen
+VDD
comportamiento muy similares a las de
configuración Tótem Pole. Idéntico
comportamiento dinámico.
 El modulo lógico mueve las llaves de la
rama de salida independientemente; para
lograr el estado de alta impedancia ( Z∞ ). E X
Modulo
 Igual que en Tótem Pole no hay consumo Lógico
de corriente, por la rama de salida, ni A
cuando Z = 0 ni cuando Z = 1; esta es la
característica de una salida complementaria
.
 Este tipo de salida es necesaria para
conectar dispositivos a “Buses”. Esta tipo
de salidas es común en Memorias RAM y Si E = '0'; la salida esta
ROM y en muchos dispositivos de MSI. en Alta Impedancia Z∞

88
Ing. Daniel Acerbi © - v5_2021
 Comparación entre las distintas salidas
 Tótem Pole y 3-Estados  Colector Abierto
Ventajas Ventajas
 Trabajan a frecuencia mas  Puede trabajar en su
elevadas salida con diferentes
 Tienen menor consumo tensiones .
estático, por presentar  Es ideal para realizar
salidas complementarias interfaces. Adaptación
 La configuración 3-estados entre distintas familias
permite salidas en alta  Puedo realizar AND por
impedancia . conexión
Desventajas Desventajas
 No son fáciles de utilizar  Son mas lentas
para adaptar con otras
tecnologías.  Tienen mayor consumo
 No se pueden usar en AND estático
por conexión

89
Ing. Daniel Acerbi © - v5_2021
 Análisis de las corrientes de entrada y
salida en una compuerta o dispositivo de MSI
 Para completar el estudio de los ICs debemos dedicarnos al análisis
de las corrientes. Este análisis, como los que realizamos
anteriormente se aplica en integrados de SSI y MSI.
 Las distintas corrientes que intervienen en el funcionamiento y en
una unión entre compuertas o entre dispositivos de MSI, son :
– Corriente de fuente Icc, con la salida en “1” o “0”, (se usa para
calcular la Potencia estática y ya fue estudiada)
– Corriente de salida máxima Ios
– Corrientes de entrada, datos suministrados por los fabricantes.
 Para los “1” - IIHmax

 Para los “0” - IILmax

– Corrientes de salida, datos suministrados por los fabricantes.

 Para los “1” - IOHmax

 Para los “0” - IOLmax (suele coincidir con IOS)

Ing. Daniel Acerbi © - v5_2021 90

 Corriente de salida de cortocircuito máxima - Ios
 Esta es la máxima corriente que puede circular por los transistores de
salida de las compuertas, ya sea en una Tótem Pole, 3-Estados o en
una de Colector Abierto en TTL .
 Se la conoce como Ios y en TTL esta en el orden de los 16 a 25 mA .
 Puede alcanzar los 100 mA, pero de manera de pulsos de pequeño
ciclo de actividad (de 100 a 150 ms) y pueden repetirse una vez por
segundo.

Ing. Daniel Acerbi © - v5_2021 91

Corriente de salida de cortocircuito máxima Ios - CMOS

 Esta es la máxima corriente que puede circular por los

transistores de salida de las compuertas, ya sea en una Tótem
Pole, 3-Estados en una de Colector Abierto en CMOS .
 Se la conoce como Ios y en CMOS esta en el orden de los 1,0 a
25 mA, dependiendo de la subfamilia y de la tensión de
alimentación VDD.
 Se especifica, en algunos manuales, en la parte de
generalidades, o sea en las primeras hojas, ya que es una
especificación para toda la familia o subfamilia para la que esta
diagramado el manual .
 Se saca como conclusión que la familia CMOS maneja menores
corrientes en las salidas de las compuertas que TTL .

Ing. Daniel Acerbi © - v5_2021 92

 Conexión entre 2 compuertas
 Haremos el análisis de las corrientes, su valor y su sentido, para la
siguiente configuración de compuertas, en ella evaluaremos que ocurre
cuando la salida esta en cero y que cuando esta en uno .
 Para los sentidos de las corrientes tendremos en cuenta la siguiente
convención de signos. Convención para las corrientes que entran y salen
de un cuadripolo.

I entrantes ( + ) I salientes ( -- )

IOH = Corriente de salida del

“1” “0” estado alto - Negativa
IIH = Corriente de entrada
del estado alto - Positiva
IOL = Corriente de salida del
estado bajo - Positiva
IIL = Corriente de entrada del
estado bajo - Negativa
Ing. Daniel Acerbi © - v5_2021 93
 Análisis de las corrientes en una conexión - TTL
 La salida de la compuerta NAND pone un “0”. La distribución de corrientes y
los sentidos es la que se muestra en el esquema circuital.
 Al poner la entrada del inversor a masa (0V), la corriente en la conexión es
IIL = IILMax y de sentido saliente del mismo.

Datos del fabricante

“0” I ILMax = -1,6 mA
Al poner la entrada a masa
I OLMax = 16 mA se genera una corriente
saliente debido a la
configuración circuital del
inversor
 Cuanto vale realmente la corriente en la conexión....?
 La tensión VOL (0V) la fija la salida de la compuerta (de acuerdo al valor
lógico de sus entradas); el valor de la corriente y el sentido de la misma, lo
fija la entrada del inversor (IILMax = -1,6 mA). Corriente saliente del inversor y
entrante a la NAND. +Vcc
Tenga en cuenta que : -1,6 mA
IOL y IIL son corrientes iguales y con el mismo sentido. Z

IILMax dato del fabricante y nunca superará ese valor.

IOLMax valor de corriente que no puede superarse
porque se daña la compuerta. Puede coincidir con IOS. 94
 Análisis de las corrientes en una conexión - TTL
 La salida de la compuerta NAND pone un “1”. La distribución de corrientes
y los sentidos es la que muestra en el esquema circuital.
 Al poner la entrada del inversor a masa (0V), la corriente en la conexión
es IIL = IILMax y de sentido entrante del mismo. +Vcc

Datos del fabricante

“1”
I IHMax = 40 µA
I OHMax = - 400 µA Al poner la entrada a Vcc se
genera una corriente
entrante debido a la
configuración circuital del
 Cuanto vale realmente la corriente en la conexión....? inversor
 La tensión VOH (5V) lo pone la compuerta de salida (de acuerdo al valor
lógico de sus entradas) y el valor de la corriente y el sentido de la misma,
lo fija la entrada del inversor (IIHMax = 40 µA). Corriente entrante al
inversor y saliente de la NAND.
+Vcc
Tenga en cuenta que : 40 µA
I OH y I IH son corrientes iguales y con el mismo sentido.
I IHMax dato del fabricante y nunca superará ese valor.
I OHMax valor de corriente que no puede superarse; para el Z
correcto funcionamiento de la conexión.
95
 Análisis de las corrientes en TTL

Corrientes
de salida

Corrientes
de entrada

Las corrientes negativas son salientes a las compuertas

Las corrientes positivas son entrantes a las compuertas 96
 Análisis de las corrientes en CMOS

Corrientes
de salida

Se debe tener en cuenta que las corrientes de entrada en CMOS son despreciables.
Además IOL y IOH varían con la tensión de alimentación VDD y son muy bajas respecto de
TTL. Si cargo, con muchos dispositivos, un componente CMOS debo pensar que
necesitare usar buffers ya que la capacidad de corriente de salida es pobre
97
 Conexiones de múltiples compuertas
 Que ocurre con los valores de
la corriente de salida (IOL) si
ILMax = -1,6 mA conecto a la salida de la NAND
mas de una compuerta.
+Vcc
 La entrada de cada una de las
ILMax = -1,6 mA
compuertas NAND aportará
“0” una corriente ( IILMax ) que
deberá ser manejada por la
salida de la 1er. compuerta
IOL = 3. 1,6 mA = 4,8 mA
NAND; tengan en cuenta que
+Vcc
siempre IOLMax ≥ IOL

Cuantas compuertas  De acuerdo a la figura si

puedo poner como realizo el cociente:
máximo a la salida de ILMax = -1,6 mA  IOLMax / IILMax
la NAND....?
 Determino la máxima cantidad
de compuertas que puedo
colocar a la salida de la NAND
sin que la misma se dañe. Esto
es el Fan Out del estado Bajo

Ing. Daniel Acerbi © - v5_2021 98

 Conexiones de múltiples compuertas
 Que ocurre con los valores de
la corriente de salida (IOH) si
IOL = 3. (-40 µA) = -120 µA ILMax = 40 µA conecto a la salida de la NAND
mas de una compuerta.
 La entrada de cada una de las
ILMax = 40 µA
compuertas NAND aportará
“1” una corriente ( IIHMax ) que
deberá ser manejada por la
salida de la 1er. compuerta
NAND; tengan en cuenta que
+Vcc
siempre IOHMax ≥ IOH .
 De acuerdo a la figura si
Cuantas compuertas realizo el cociente:
puedo poner como
ILMax = 40 µA  IOHMax / IIHMax
máximo a la salida de
la NAND....?
 Determino la máxima cantidad
de compuertas que puedo
colocar a la salida de la NAND
si que la misma se dañe. Esto
es el Fan Out del estado Alto

99
 Fan Out o Cargabilidad de Salida en TTL
 Nos permite calcular el numero máximo de compuertas que
podemos conectar a la salida de otra .
 Se calcula como :
– Fan OutH: IOHmax / IIHmax

– Fan OutL: IOLmax / IILmax

 El Fan Out de la compuerta será el menor de ambos .
 Si uno o los dos Fan Out dan menores a 1 la conexión no se
puede realizar.
 Tome como método en el diseño digital revisar, el Fan Out de las
salidas de los componentes que utiliza, sobre todo en dispositivos
de MSI y especialmente en las expansiones de memorias.

Ing. Daniel Acerbi © - v5_2021 100

 Fan Out o Cargabilidad de Salida en CMOS
 En CMOS las corrientes de entrada a las compuertas son tan bajas (a 25º C)
que el Fan Out estático es muy elevado y carece de sentido su cálculo.
 En CMOS lo que limita el Fan Out son las capacidades de entrada (CE) de las
compuertas y la capacidad parásita (CL). Ccarga = CL + n . CE
 Con cada compuerta que coloco a la salida de una compuerta hace aumentar la
capacidad de carga y este efecto hace incrementar el tiempo de demora y
disminuir por ende la frecuencia máxima de operación del circuito.
 La compuerta de salida debe cargar y descargar los capacitores y eso le
demanda tiempo y energía. Cada compuerta que cargo aumenta la capacidad
en 5 pF y el tiempo de demora de la compuerta de salida se incrementa en 3
ns. También se incrementa la Potencia Dinámica. Por lo tanto el td Tot = td NAND
+ n . (3 ns); donde n es el numero de compuertas a cargar.

 Cada una de las capacidades

Recordar que la de entrada se suman a la
capacidad de carga capacidad de carga que se
debe ser lo mas
CL
encuentra en la salida de la
pequeña posible compuerta.
ya que sino no se  Las capacidad de entrada, de
pueden alcanzar Capacidad de una compuerta, en CMOS
frecuencias de carga
esta entre 3 y 8 pF por cada
trabajo altas. compuerta. 101
 Forma correcta de encender un LED
 Los LEDs ( diodos emisores de luz ) se adquieren por sus características
eléctrivas de tensión y corriente.
 Para encender un LED correctamente, debemos hacerlo con los “0” de la
salida de los dispositivos digitales.
 La corriente que circulará por el LED y por el circuito de salida del
dispositivo digital, sera menor o igual a la Ios, siendo preferable un valor
levemente menor.

Símbolo del LED

Los LEDs, pueden

ser verdes, rojos, Muesca
amarillos, celestes, identificación -
del cátodo
bicolor, etc. Valores típicos +

Vled = 2 a 3 V
Iled = 8 a 10 mA

Ing. Daniel Acerbi © - v5_2021 102

 Circuito de carga con un LED
El LED se encenderá con un +Vcc o VDD
“0” de la compuerta o de otro
dispositivo digital
Rext
+Vcc
+Vcc o VDD
ILED ≤ Ios

Rext

Cálculo de la Rext :
A
Z
B
Rext = +Vcc – VLED – 0,2V

Z ILED

El LED se encenderá en
los “0” de la compuerta VOLmax ~ 0,2V
NAND; cuando B=A=1
103
 LED Bicolores – Diodos Emisores de Luz
 Existen modelos de diodos de dos colores, diferenciando diodos led bicolores
de dos patillas y diodos led bicolores de tres patillas.
 En los diodos bicolores de dos patillas, dependiendo de la polaridad que
exista en sus patillas se encenderá el rojo o verde.

Verde Rojo

En los diodos led de tres patas el color depende

del diodo por el cual circula la corriente eléctrica,
si circula corriente por los dos al mismo tiempo Verde Rojo
aparece el naranja como mezcla de ambos. En
realidad tenemos tres colores.

K K
Ing. Daniel Acerbi © - v5_2021 104
 Que no debo hacer nunca…..
 Poner la salida a masa de un componente
digital con salida Totem Pole o 3-estados.
Significa quemar el circuito integrado….!!!!!
+Vcc

No hay ningún elemento

A I pasivo que limite la
corriente por el transistor
B 0V Equivale a… y se daña la salida de la
Z compuerta…!!!!

Ocurre tanto para

dispositivos de la familia
CMOS como para TTL

Ing. Daniel Acerbi © - v5_2021 105

Resumen de parámetros de sub familias TTL

Algunos dispositivos pueden tener distintas

clasificaciones de corrientes o tensiones de
entrada y salida. Consulte siempre la
hoja de datos.

Ing. Daniel Acerbi © - v5_2021 106

Comparación de tensiones entre CMOS y TTL

CMOS TTL

Ing. Daniel Acerbi © - v5_2021 107

 Comparación de familias CMOS
se trata en todos los casos de cuádruples
compuertas NAND de 2 entradas

Ing. Daniel Acerbi © - v5_2021 108

Tecnología de los
Circuitos CMOS

Ing. Daniel Acerbi © - v5_2021 109

 Tecnología MOS
 La tecnología MOS (metal óxido semiconductor) deriva su nombre de
la estructura MOS básica de un electrodo metálico sobre un aislante
de óxido (dióxido de Si) y sobre un substrato semiconductor de Si.
 Los transistores de la tecnología MOS, son transistores de efecto de
campo, a los que se los conoce técnicamente como MOSFETs.
 Esto significa que el campo eléctrico en el lado del electrodo metálico
del aislante de óxido tiene un efecto sobre la resistencia del sustrato.
 La mayoría de los IC digitales están construidos con MOSFETs.

Longitud del
canal (L) 45 nm
MOSFET Canal N MOSFET Canal P

Ing. Daniel Acerbi © - v5_2021 110

 Ventajas del MOSFET
 Las principales ventajas es que su fabricación es relativamente
simple y económica, es pequeño y consume muy poca energía.
 La fabricación de los IC MOS es equivalente a la tercera parte de
la fabricación de los IC bipolares (tecnología TTL).
 Los dispositivos MOS ocupan mucho menos espacio en un chip
que los transistores bipolares.
 Los IC MOS no utilizan elementos pasivos (resistores), que
ocupan mayor espacio en los chips.
 Por estos dos motivos en los IC MOS podemos colocar un mayor
numero de transistores.
 La mayor desventaja es la susceptibilidad a daños por electricidad
estática debido a la impedancia de entrada que es del orden a
1012 Ω. Es necesario proteger sus entradas contra descargas
estáticas.

Ing. Daniel Acerbi © - v5_2021 111

 El transistor MOSFET
 Hay 2 tipos de MOSFET:
– de deplección
– de enriquecimiento
 Los IC MOS utilizan MOSFET de enriquecimiento.
 Solo estudiaremos la operación de los transistores cuando están
encendidos o apagados.
 Símbolos de los MOSFET de enriquecimiento de Canal N (NMOS) y
Canal P (PMOS).
Terminales: La resistencia
entre el terminal
Drenador (D) D D
G del Gate y el Canal
G
Fuente (S) es de 10 12 Ω
Compuerta o Gate (G) S S

NMOS PMOS

Ing. Daniel Acerbi © - v5_2021 112

 Inducción del canal conductor en un NMOS con
una VGS positiva
II≈ 0 II

Se necesita una tensión positiva mayor que cierto umbral (VT ) (VGS > VT ), tal
que logre generar tantas cargas negativas (electrones) en el semiconductor
debajo del gate, que compensen los huecos y pasen a ser mayoritarios,
transformándose la zona en n (capa de inversión o canal n inducido).
Ing. Daniel Acerbi © - v5_2021 113
NMOS de enriquecimiento - Funcionamiento

La R de Encendido (RENC)
disminuye con el aumento de VDD
Pasa de 1000 a 250 Ω 114
PMOS de enriquecimiento - Funcionamiento

La R de Encendido (RENC)
disminuye con el aumento de VDD

Ing. Daniel Acerbi © - v5_2021 115

 NMOS y PMOS de enriquecimiento
Símbolos simplificados

# Símbolo
alternativo NMOS ## Símbolo
alternativo PMOS

 NMOS  PMOS
 VDS>0  VDS<0
 Si VGS=0 no conduce  Si VGS=0 no conduce
 VT>0  VT<0
 Si VGS>VT conduce  Si VGS<VT conduce
 # Símbolo NMOS, donde no se  # # Símbolo PMOS, donde no
indica el sustrato y se indica se indica el sustrato se indica el
el sentido de la corriente (ID) sentido de la corriente (ID)
116
 Inversor NMOS
En técnicas digitales interesan las dos condiciones extremas
marcadas con rojo.
• Si VG=0 V, VD≈VCC  Transistor Cortado - El NMOS se comporta como
una llave abierta.
• Si VG=VCC, VD≈0 V  Transistor Saturado - El NMOS se comporta
como una llave cerrada.

Zona de Funcionamiento digital

Corte

Saturación

Salida desbalanceada

Ing. Daniel Acerbi © - v5_2021 117

 NOR NMOS NAND NMOS
Si todas las
entradas están en
'1', todas las
llaves se cierran y
ponen la salida en
'0' (0,4V) - La
tensión de salida
aumenta con la
cantidad de
entradas.

Si alguna entrada está en '1', alguna

llave se cierra y pone la salida en '0'
(0,2V)
Presenta una configuración donde Presenta una configuración donde
hay circulación de corriente cuando hay circulación de corriente cuando
la salida vale : “0” la salida vale : “0”
La Zsal, varia con el valor de las
entradas.

Salidas desbalanceadas
Ing. Daniel Acerbi © - v5_2021 118
 Inversor CMOS – Totem Pole

PMOS

+V 0V
NMOS

 No hay circulación de corriente en la rama de salida, ni para los '0' ni para los ‘1’,
similar a la configuración TTL.
 La corriente de entrada es despreciable.
 El inversor no utiliza componentes pasivos.
 Un '1’ (+V) a la entrada (A) cierra la llave del NMOS y abre la PMOS.
 Un '0’ ( 0V) a la entrada cierra la llave del PMOS y abre la NMOS.

119
 NOR CMOS
 El paralelo de los NMOS
PMOS puede conducir cuando
cualquiera de ellos tenga
un '1' en su entrada
PMOS
 La serie de PMOS sólo
puede conducir cuando
todas las entradas están
en '0' (y ningún NMOS
NMOS NMOS conduce)

Ing. Daniel Acerbi © - v5_2021 120

 NAND CMOS
 La serie de los NMOS sólo
puede conducir cuando
todos ellos tengan un '1'
PMOS PMOS en su entrada
 El paralelo de PMOS
conduce cuando
NMOS
cualquiera de las entradas
está en '0' (y los NMOS
no conducen)
NMOS
 Los transistores MOSFETs
son susceptibles a daños
por descargas
electrostáticas y es
necesario integrar
protecciones para
proteger la compuerta.
Ing. Daniel Acerbi © - v5_2021 121
Protección contra descargas electrostáticas ESD

Las compuertas CMOS incluyen una protección contra daño por

descarga electrostática, que no vuelve innecesarias otras precauciones
adicionales durante el manipuleo del dispositivo por parte del usuario.
122
 “BUFFERED” OR y NOR CMOS

 La compuerta NOR incluye la última etapa (en azul) que actúa

como driver para que pueda suministrar corrientes de salida del
orden de 8 a 25 mA (depende del dispositivo).
 La compuerta OR no emplea el 1er. inversor (*).
123
 Compuerta de transmisión
 La inversión, de la señal de “control”
produce que ambos transistores :
PMOS
 Conduzcan simultáneamente
(llave analógica cerrada).
 Que ninguno lo haga (llave
analógica abierta)

NMOS  La entrada, cuando maneja, señales

analógica puede tomar cualquier
valor entre el 0 V y VDD.

 Las propiedades de la Compuerta de

Transmisión son:
 Manejan señales analógicas y digitales.
 Son Bidireccionales.
 Presentan alta impedancia cuando están
deshabilitadas
124
 Compuerta de transmisión

 Los circuitos integrados comerciales son

CD4066 y 74HC4016.
 Ambos tienen estructuras similares pero
difieren en alguna de sus características
eléctricas.
 CD4066
– VDD - 3 a 15 V
– Renc: 450 a 1050 Ω y td = 40 ns a 5 V
Renc: 125 a 240 Ω y td = 15 ns a 15 V
 74HC4016
– VDD - 2 a 9 V
– Renc: 80 a 160 Ω y td = 12 ns a 5 V
Renc: 60 a 120 Ω y td = 8 ns a 9 V

Ing. Daniel Acerbi © - v5_2021 125

 Ejemplo de uso
 En este circuito 2 interruptores bilaterales (Comp. de Transmisión)
están conectados de forma tal que envían la señal de generador
de señales sinusoidales por la salida X o Y. El cambio lo hacen
mediante una señal de control.
 Se muestran los diagramas temporales del funcionamiento del
circuito.

Ing. Daniel Acerbi © - v5_2021 126

 Familia Lógica ECL
 No son de uso frecuente y su escaso uso esta limitado a muy alta
frecuencia.
 En CMOS y TTL los transistores operan entre el corte y la
saturación, en esta familia cuando conmutan lo hacen en la zona
lineal, lo que las hace muy rápidas.
 Los CI disponibles en el mercado tienen tensiones de
alimentación de -5,2V lo que hace compleja su fuente de
alimentación, que requiere gran estabilidad .
 La diferencia de tensión entre un “0” y un “1” es menor a 1V.
 Motorola desarrollo la serie ECLinPS, cuyos tiempos de demora
son del orden de 500 ps a 100 ps, con disipaciones de potencia
de 5 mW. Mas rápidas que cualquier TTL o CMOS.
 Baja inmunidad al ruido, niveles de 150 mV.
 La Tecnología ECL solo se usa cuando en necesario un circuito de
alto rendimiento, alcanzan frecuencias máximas de 1,4 GHz.
Ing. Daniel Acerbi © - v5_2021 127
 Circuito Básico - Inversor
 Es muy similar a un amplificador
operacional. Los niveles lógicos de
entrada ('0' = -1,7 V > '1' = -0,8 V)
son distintos a los de salida.

 La solución a la diferencia de
niveles se logra con el agregado Z

de 2 seguidores por emisor.

Circuito de un INVERSOR.
Z

Ing. Daniel Acerbi © - v5_2021 128

Compuerta NOR
Características, presenta:
Fan Out = 25
Consumo promedio 25 mW, algo mas que
la familia 74AS
Vcc = -5.2 V

Ing. Daniel Acerbi © - v5_2021 129

 Tecnología BiCMOS de 5 V
 Varios fabricantes de IC han desarrollados series lógicas que
combinan los mejores parámetros de la tecnología bipolar (TTL) y de
CMOS.
 Las características de bajo consumo de CMOS y de alta velocidad de
los IC bipolares se integran para producir una nueva familia lógica de
extremado bajo consumo y una velocidad en extremo alta. La familia
es la BiCMOS.
 Los ICs BiCMOS no están disponibles en funciones de SSI y MSI.
 Los ICs BiCMOS se limitan a aplicaciones de microprocesadores y de
interfaces de Bus (latches, buffers, reforzadores y transceptores).
 La serie 74BCT (tecnología de interfase de bus BiCMOS), ofrece una
reducción del 75% del consumo, respecto de la familia 74F, mientras
se mantienen su característica dinámicas. Son compatibles con TTL y
operan con tensiones de 5V.
 La serie 74ABT (tecnología BiCMOS Avanzada) es la 2da. generación
de componentes sobre la lógica de interfases de bus.

Ing. Daniel Acerbi © - v5_2021 130

 Nuevas subfamilias BiCMOS
 La serie 74LVT (tecnología BiCMOS de baja tensión); se utiliza en interfaces
de bus de 8 y 16 bits, también se utilizan como traductores de 5V a 3,3V.
 La serie ALVT (tecnología BiCMOS Avanzada de baja tensión) es una serie
mejorada respecto de la 74LVT. Ofrece tensiones de alimentación de 3,3V y
2,2V a 3 ns. Es compatible con 74ABT y 74LVT.
 La serie 74ALB (BiCMOS Avanzada de baja tensión) esta diseñada para
interfase de bus de 3,3V, además proporciona una salida corriente de 25 mA
a 2,2 ns.
 La serie 74VME (módulo VERSA Eurocard) esta diseñada para tecnologías de
bus VME estandar.

131
 Tecnología BiCMOS - Inversor
El inversor esta Consideremos como
formado por ejemplo de circuito BiCMOS
transistores un amplificador de dos
etapas (la primera con un
estándar MOS y
transistor MOS y la segunda
transistores con un BJT). Está claro que
bipolares BJM la primera etapa aporta una
elevada impedancia de
entrada y la segunda una
baja resistencia de salida.
Pero además para
determinadas
configuraciones, sobre todo
el cascode, presenta
también la característica de
una baja capacitancia (casi
Sección de un tanto como en el caso de un
componente de sólo BJT). Lo que se traduce
tecnología BiCMOS en amplificadores con un
alto ancho de banda y
circuitos lógicos con alta
velocidad de conmutación.

Ing. Daniel Acerbi © - v5_2021 132

Interfase de Circuitos
Integrados

Ing. Daniel Acerbi © - v5_2021 133

 Generalidades sobre interfases
 Interfase significa, circuito electrónico capaz de conectar la
salida(s) de un circuito o sistema a las entrada(s) de otro que
tiene características eléctricas distintas.
 Es común que entre distintas tecnologías no se pueda hacer
una conexión directa, debido a las diferencias de tensiones o
de corrientes entre el circuito reforzador y del circuito de carga
que va a recibir la señal(es).
 La tarea es mas simple ya que los circuitos trabajan solo en 2
niveles.
 Esquema típico, donde se plantea la Interfase:

Ing. Daniel Acerbi © - v5_2021 134

 Requerimientos para interfacear
 No requiere interfase  Requiere interfase

Los niveles VOH min y VOL max se meten

dentro de la Banda Prohibida.

 De requerirse interfase, la misma debe, asegurar dos cosas:

 Que un nivel ALTO del reforzador debe generar un nivel ALTO, que el circuito de
la carga interprete como tal. Lo mismo ocurre con el nivel BAJO .
 Adaptación de las corrientes de los estados ALTO y BAJO.

Ing. Daniel Acerbi © - v5_2021 135

 Interfaz TTL - CMOS y CMOS - CMOS con
IC - MC14504B
 El C14504B es un séxtuple convertidor de nivel entre TTL (5V)
y CMOS (5 a 15V) o entre CMOS (5 a 15V) y CMOS (5 a 15V).
 La señal Mode selecciona uno de los dos modos de uso
indicados mas arriba; de acuerdo a la TV.
 El Tiempo de Conmutación es del orden de 150 ns, según el
modo de uso.

Ing. Daniel Acerbi © - v5_2021 136

 Interfase de + 5V entre TTL y CMOS
 Se puede utilizar el convertidor de nivel MC14504B, como vimos en
la hoja anterior; el inconveniente es que introduce un tiempo de
demora de 150 ns.
 En esta conexión las corrientes son compatibles y no tienen
inconveniente. Pero la tensión VOH min de TTL cuando se lo compara
con el VIH min de CMOS el mismo es menor y se mete dentro de la
Banda Prohibida.
 Otra solución factible, donde no sumamos ningún tiempo de
demora, es la aplicación del siguiente circuito:
Las familias 74HC y 74 AC, no requieren de un resistor
para funcionar correctamente. Se acoplan directamente.
La colocación del resistor a 5 V hace que el nivel de la
salida TTL se eleve a un valor mas próximo a 5 V y el
problema queda solucionado.

Ing. Daniel Acerbi © - v5_2021 137

 Interfase CMOS - TTL
 Características de salida de una
compuerta CMOS para ambos CMOS manejando TTL en el estado
niveles lógicos: BAJO:
– Las corrientes de entrada en TTL
manejan corrientes de 100 µA a 2 mA.
Las series 74HC y 74 AC pueden drenar
hasta 4 mA por lo que no tendría
inconvenientes en manejar una carga de
bajo Fan out. Pero la sería 4000B, es pobre
en cuanto a corriente y es necesario colocar
 CMOS manejando TTL en el un buffer (74HC125) en caso de altos
estado ALTO: valores de Fan out:
– No requiere ninguna
consideración especial ya que
VOH y VIH son compatibles.
– Con respecto a IOH puede
suministrar los niveles de IIH
necesarios.

138
 74HC/74HCT125 - CMOS
 Cuádruple buffer con salida 3-estados.
 Tensión de alimentación 74 HC de 2V a 6V; 74HCT 4,5 V
 Diagramas, tabla de verdad y síntesis de características dinámicas:

Ing. Daniel Acerbi © - v5_2021 139

Salidas de baja tensión que controlan cargas de alta tensión
 En este caso el reforzador y la carga operan con distintas tensiones.
Por lo tanto se requiere un Traductor de Nivel de Tensión.
 En este ejemplo, tenemos una compuerta CMOS (74AVC08), con
tensión de alimentación Vcc = 1,8 V y se debe conectar con una
compuerta CMOS (74HC08) de Vcc = 5 V.
 En este caso hay 2 métodos:

Uso un buffer con salida de

Uso un Traductor de Nivel de
drenador abierto y el resistor
Tensión 74AVC1T45 para
lo coloco a la tensión de
conectarlo a la CMOS
entrada del CMOS (74HC08)
(74HC08)
140
Sextuple buffer / driver con salida de drenador abierto -
74LVC07
 Tecnología CMOS.
 Tensión de alimentación desde 1,65 v a 6,5 V. El rango de tensiones
de alimentación depende de cada fabricante.
 Tensiones de entrada de 1,68 V; 2,5 V; 3,3 V y 5 V.
 Tensión de salida sobre el drenador abierto 5,5 V máximo.
 Diagrama lógico, tabla de verdad y síntesis de características dinámicas:

Ing. Daniel Acerbi © - v5_2021 141

 74AVC1T45
 Transeptor de bus de 1 bit con tensiones de alimentación
configurables y salida 3-estados. [Traductor de nivel de un bit y
salida 3-estados].
Tensión VCCA y VCCB pueden
tomar valores de 0,8 V a 3,3 V.
Máxima tensión de VCCB = 4,6 V
- Soporta hasta VCCB = 5 V sin
dañarse

142
Salidas de alta tensión que controlan cargas de baja tensión
 En este caso el reforzador y la carga operan con distintas
tensiones. Por lo tanto se requiere un Buffer con salida de drenador
abierto.
 En este ejemplo, tenemos una compuerta CMOS (74HC08), con
tensión de alimentación Vcc = 5 V y se debe conectar con una
compuerta CMOS (74AUC08) de Vcc = 1,8 V.

Uso un buffer con salida de

drenador abierto y el resistor lo
coloco a la tensión de entrada
del IC CMOS (74AUC08)

Ing. Daniel Acerbi © - v5_2021 143

Criterios de selección de una familia lógica
 El rango de temperatura dentro del cual debe operar.
 La tensión de alimentación requerida.
 El consumo.
 Los niveles de tensión del 0 y 1 (de lo que va a depender la
inmunidad al ruido, la compatibilidad con otros ctos., etc.).
 Los niveles de corriente de las entradas y salidas (de los
que depende el Fan out y la compatibilidad con otros ctos.
lógicos).
 La velocidad de conmutación.
 El costo.
 La disponibilidad de la función lógica necesaria para resolver
el diseño.
 El encapsulado, queda relacionado con el tipo de circuito
impreso a utilizar y el mismo, con el proceso de soldadura.
Ing. Daniel Acerbi © - v5_2021 144
Fin de la Presentación
Familias Lógicas

Ing. Daniel Acerbi © - v5_2021 145