Teniendo esto claro, se procede con el diseño

CONVERTIDORES DE CÓDIGO
de la tabla de verdad del sistema lógico
combinatorio codificador/decodificador,
OBJETIVOS teniendo en cuenta la entradas y salida de
 Implementar sistemas lógicos habilitación y la salida de agrupación. Como
combinacionales como convertidores de el codificador tiene entradas y salidas activas
código por medio de codificadores de en bajo, la entrada de habilitación debe ser 0
prioridad y decodificadores lógicos. para que funcione el codificador. La salida
de agrupación será asertiva (0) cuando la
MATERIALES
entrada de habilitación es asertiva y al menos
 Resistencias una de las entradas de solicitud también lo
 2 codificador 74LS148 es. La salida de habilitación será asertiva
 2 decodificadores 74LS138 solo cuando la entrada de habilitación sea
 Leds asertiva y ninguna de las entradas de
 Dip switch
solicitud lo sean. Teniendo esto, se tiene:
 Circuito integrado 74LS00
PROBLEMA
EI E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 A3 A2 A1 A0 GS EO
1 X X X X X X X X X X 1 1 1 1 1 1
Usar codificadores de prioridad y
decodificadores lógicos para convertir de código 0 X X X X X X X X X 0 0 1 1 0 0 1
5421 a código BCD 0 X X X X X X X X 0 1 0 1 1 1 0 1
0 X X X X X X X 0 1 1 1 0 0 0 0 1
ANÁLISIS 0 X X X X X X 0 1 1 1 1 0 0 1 0 0
0 X X X X X 0 1 1 1 1 1 0 1 0 0 1
para diseñar el sistema codificador de decimal a
BCD y decodificador de BCD a decimal, a partir 0 X X X X 0 1 1 1 1 1 1 0 1 1 0 1
de integrados 74LS148 ( de octal a binario) y 0 X X X 0 1 1 1 1 1 1 1 1 0 0 0 1
74LS138 (de binario a octal) que son codificador
y decodificador respectivamente , se debe tener
0 X X 0 1 1 1 1 1 1 1 1 1 0 1 0 1
en cuenta que para implementar BCD y decimal 0 X 0 1 1 1 1 1 1 1 1 1 1 1 0 0 1
se debe tener una mayor capacidad ya que el 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1
codificador que se va a usar tiene tres 8 y 3
salidas y para implementar decimal a BCD se 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0
necesitan 10 entradas y 4 salidas, por lo tanto se Tabla de verdad del sistema
hace uso de las conexiones en cascada de dos codificador/decodificador
codificadores, para así obtener las entradas y
salidas necesarias. Para la sección decodificadora como se deben conectar dos codificadores en
necesita 4 entradas y 10 salidas, por lo tanto, cascada, U1 y U2 serán los codificadores, donde
también requiere de una conexión en cascada de U2 será el codificador de las entradas de menor
dos decodificadores. peso y U2 las de mayor peso, por lo tanto U2
controla a U1, entonces la salida de habilitación
DISEÑO: (E01) debe ir conectada a la entrada de
habilitación de U2 (EI2). Esto permite habilitar
CODIFICADOR: U2.
Con los codificadores en cascada se tendrán tres A=A 0 ( 1+ A 1+ A 2 + A 2 A 1 ) +B 0 (1+ B 1+ B2 + B2 B1 )
salidas de U1 y tres salidas de U2 serían seis
salidas en total, pero se necesita hacer un arreglo A=A 0 + B0
para que se tengan 4 salidas, donde se observara
el código BCD, entonces se procede con el Por demorgan
diseño de la lógica que entregara las salidas del A=A 0 B0  NAND
sistema codificador (4 salidas) .

U1 U2 U1 U2
A2 A1 A0 B2 B1 B0 GS1 GS2 D C B A B= A 1+ A 1 A0 + A 2 A1 + A2 A 1 A 0+ B 1+ B1 B 0+ B2 B 1+ B2 B1 B0
1 1 1 1 1 1 0 1 0 0 0 0
1 1 0 1 1 1 0 1 0 0 0 1
B= A 1+ B1
1 0 1 1 1 1 0 1 0 0 1 0 Por demorgan
1 0 0 1 1 1 0 1 0 0 1 1
0 1 1 1 1 1 0 1 0 1 0 0 B= A 1 B1  NAND
0 1 0 1 1 1 0 1 0 1 0 1
0 0 1 1 1 1 0 1 0 1 1 0
0 0 0 1 1 1 0 0 0 1 1 1 C= A2 + A2 A 0 + A2 A 1 + A 2 A 1 A0 + B2 + B2 B0 + B2 B 1+ B2 B 1 B0
1 1 1 1 1 1 1 0 1 0 0 0
1 1 1 1 1 0 1 0 1 0 0 1 C= A2 + B2
1 1 1 1 0 1 1 0 1 0 1 0 Por demorgan
1 1 1 1 0 0 1 0 1 0 1 1
1 1 1 0 1 1 1 0 1 1 0 0 C= A2 B 2  NAND
1 1 1 0 1 0 1 0 1 1 0 1
1 1 1 0 0 1 1 0 1 1 1 0
1 1 1 0 0 0 1 0 1 1 1 1 Nota: para la salida “D” si se puede apreciar
Tabla verdad de las salidas del codificador en la tabla de verdad de las salidas del
codificador, “D” funciona de igual manera
como la conexión en cascada son dos que GS1, por lo tanto, para ahorrar
codificadores de octal a binario, se tiene en
compuertas y a su vez integrados, se toma
cuenta las posibles combinaciones a la salida de
como salida “D” a GS.
cada codificador (U1 y U2) como los
codificadores son activos en bajo entonces las
combinaciones van complementadas, según la
tabla para U2 las primeras ochos combinaciones DECODIFICADOR:
son 1 ya que U2 se encuentra inhabilitado por lo
tanto se encuentra apagado (con 1 porque son Para el sistema decodificador, también se debe
salidas activas en bajo). Pero para U1 si se tienen hacer la conexión en cascada de los dos 75LS138
las primeras ochos combinaciones pues si está puesto que se necesitan 4 entradas y 10 salidas.
habilitada, para las segundas ocho combinaciones Se procede a diseñar la tabla de verdad para este
ocurre lo mismo, pero viceversa. Las salidas sistema, teniendo en cuenta que las salidas son
DCBA son las combinaciones en BCD normal. activas en bajo y las entradas son BCD normal.
Con esto se tiene:

A=A 0 + A1 A 0 + A 2 A 0 + A 2 A 1 A0 + B0 + B1 B 0+ B2 B 0+ B 2 B1 B0
 V CC −V IH
R P=
D C B A O O O O O O O O O O IIH
0 1 2 3 4 5 6 7 8 9
(5−2)V
0 0 0 0 0 1 1 1 1 1 1 1 1 1 R P= =75 KΩ valor comercial:
0 0 0 1 1 0 1 1 1 1 1 1 1 1 40 µA
0 0 1 0 1 1 0 1 1 1 1 1 1 1 68kΩ
0 0 1 1 1 1 1 0 1 1 1 1 1 1
0 1 0 0 1 1 1 1 0 1 1 1 1 1 P RP=IIH 2∗R=108µW
0 1 0 1 1 1 1 1 1 0 1 1 1 1
Como las corrientes y voltajes son iguales
0 1 1 0 1 1 1 1 1 1 0 1 1 1
0 1 1 1 1 1 1 1 1 1 1 0 1 1
para cada uno de las entradas, los valores
1 0 0 0 1 1 1 1 1 1 1 1 0 1 de la resistencia son los mismos.
1 0 0 1 1 1 1 1 1 1 1 1 1 0
RESISTENCIA DE ENTRADAS
FLOTANTES CODIFICADOR U1
A diferencia el codificador, el decodificador V CC −V IH
tiene tres entradas de habilitación, una activa en R F= =15 KΩ
alto y dos activa en bajo, las cuales deben ser
5 IIH
asertivas todas las tres para que el decodificador  valor comercial: 15kΩ
funcione. Como el sistema consta de dos
decodificadores se deben hacer las conexiones de P RF=IIH 2∗R=600µW
tal manera que por un sistema externo se controle
una entrada de habilitación en alto y otra en bajo
para que funcione correctamente el sistema
Como las corrientes y voltajes de las 5
decodificador. EI1 es activa en alto y EI2, EI3 en
bajo.
entradas flotantes de U1 son iguales, se hace
la sumatorias de corrientes, para tener solo
Para hacer la conexión de los dos una resistencia.
decodificadores en cascada se tomó a U4 como el
de mayor peso y U5 como el de menor. RESISTENCIA DE ENTRADA
HABILITADORA ACTIVA EN BAJO,
Para habilitar correctamente cada decodificador
ACTIVA EN ALTO DEL SISTEMA
se tomo la entrada habilitadora de U4 “EI2” y se
DECODIFICADOR
conecto a GS de U2 (codificador de mayor peso)
y “EI2” de U5 y se conecto a GS de U1. Se V CC −V IH
R P=
conectan entre si EI3 de ambos decodificadores IIH
y se lleva a un interruptor para controlar las
entrada activa en bajo, y por ultimo tambien se (5−2)V
R P= =75 KΩ
conectan entre si EI1 y se lleva a otro interruptor 40 µA
para controlara la entrada activa en alto.  valor comercial: 68kΩ
Como indicador se emplean leds a la salidas, de
P RP=IIH 2∗R=108µW
tal manera que se activen en bajo.

CÁLCULO DE LA RESISTENCIAS

. RESISTENCIAS DE ENTRADA DEL RESISTENCIAS LEDS

P RP=IIH 2∗R=3300µW

como solo se encenderá un led a la vez, solo

74LS148 74LS138
VIH 2V 2V
VOH 2.7V 2.7V
VIL 0.8V 0.8V
VOL 0.5V 0.5V
IIH 40µA 20µA
IIL 0.8mA 0.36mA
IOH 0.4mA
IOL 8mA