Universidad Tecnológica del Uruguay
ITR Suroeste – Fray Bentos
Ingeniería en Mecatrónica
UC Técnicas Digitales
Joaquín Quinteros Fecha: 28/08/2019
Grupo: Santiago Broer
Entrega: 21/09/2019
Nicolás Nolasco
Practico de Laboratorio 2 – Decoder de
Informe 2: Calificación: -
display de 7seg y ALU
I. INTRODUCCIÓN:
Este trabajo practico se dividió en dos secciones, la primera consistió en realizar el diseño de un BCD
(Binary-Coded Decimal) decoder hexadecimal con compuertas lógicas de las tecnologías CMOS y TTL
tomando como base para el diseño las características de CIs dados como insumos. Dicho diseño se llevó
a cabo con el fin de determinar que combinaciones de las compuertas lógicas antes mencionadas
requiere la menor cantidad de componentes, considerando la implementación del BCD en conjunto con
un display de 7 segmentos evaluando todas las posibilidades de representación que este ofrece. Como
herramienta para la realización de este diseño se utilizó el software gratuito Logic Friday, el cual permite
resolver, diseñar, minimizar y simular funciones lógicas. La segunda sección consistió en realizar el
diseño e implementación de un circuito que realice la suma de dos palabras digitales de 4 bits, las cuales
son ingresadas a un CI sumador completo de 4 bits por medio de pulsadores con retención, además el
resultado de la operación es visualizado en un display de 7 segmentos. Para facilitar la compresión de la
metodología empleada para lograr los objetivos propuestos en ambas secciones, se realiza un breve
análisis teórico de los principales componentes involucrados en la práctica.
II. MARCO TEROICO:
Display de 7 segmentos
El display de 7 segmentos es un componente electrónico capaz de mostrar un número o letra
representada encendiendo una determina combinación de los leds que lo componen. Su estructura
interna está compuesta por 7 leds formando un “8”, más un octavo led que funciona de “.”. Por cada
display es posible representar números del 0 al 9, así como también letras de la “A” a la “F”, con lo cual
se completa la representación Hexadecimal equivalente de un número binario de 4 bits.
Figura 1. Construcción interna de tipos básicos de display de 7 segmentos.
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Existen 2 tipos básicos, Cátodo Común y Ánodo Común. En la figura 1 se puede ver los esquemas
básicos de ambos tipos de display. El display de Cátodo Común (fig. 1-b) posee los cátodos de los
diodos a GND, mientras que requiere de una señal de tensión positiva (de un valor suficiente para lograr
el encendido) en el ánodo de cada diodo para encender cada segmento, por otro lado, el display de
Ánodo Común (fig. 1-b) posee los ánodos de los diodos a tensión positiva, mientras que requiere una
señal igual a la referencia del circuito (GND), en el cátodo de cada diodo para encender cada segmento.
El consumo de corriente en la malla de cada led es casi despreciable. En la figura 2 se puede un ejemplo
de la utilización del display de 7 segmentos para representar números hexadecimales como se mencionó
anteriormente.
Figura 2. Representación en hexadecimal de numero en display de 7 segmentos.
BCD
Un decodificador convierte la información codificada, por ejemplo, un numero binario, en información
no codificada como por ejemplo un numero decimal. El circuito BCD realiza dicha conversión logrando
encender en sus salidas la versión decodificada de una palabra digital de 4 bits. Dicha salida está compuesta
7 terminales, las cuales normalmente se conectan a un display de 7 segmentos. Esta combinación típica de
circuitos se puede observar en la figura 3. La tabla de verdad para dicho circuito observa en la figura x1 que
se encuentra en el apéndice, en dicha tabla se puede observar que existen combinaciones más allá del
número “9”, las cuales no son consideradas en ducha tabla, no obstante, esto, dichas combinaciones pueden
ser aprovechadas como muestra la figura 2.
Figura 3. Combinación de decodificador BCD y display de 7 segmentos.
Sumador Completo
Los sumadores son muy importantes no solamente en las computadoras, sino en muchos tipos de
sistemas digitales en los que se procesan datos numéricos. El circuito Sumador Completo presenta 3
entradas y dos salidas como se observa en el diagrama de la figura 4. Su construcción básica interna con
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compuertas lógicas se observa en la figura 5, donde también se observan las expresiones lógicas
equivalentes a su salida principal (suma) y su acarreo de salida.
Figura 4. Diagrama básico del circuito Sumador Completo.
Cabe destacar que dicho circuito se encuentra construido en base a circuitos Medio Sumador. En las
figuras x3 y x4 se encuentran la tabla de verdad de dicho circuito y su construcción básica interna con
compuertas respectivamente.
Figura 5. Construcción básica interna circuito Sumador Completo.
Como se observa en las figuras 5 y x4 (se encuentra en el apéndice), la principal diferencia entre los
circuitos es el acarreo de entrada presente en el Sumador Completo.
Sumador Binarios en Paralelo
Para realizar una suma de dos números de n binarios es posible emplear una combinación de n
Sumadores Completos en paralelo. Un ejemplo para una suma de 4 bits se observa en la figura 6.
Figura 6. Sumador en paralelo de 4 bits.
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Se puede notar como cada bit de acarreo de salida es considerado en el siguiente sumador, utilizado
como bit de acarreo de entrada. El diagrama básico de dicho circuito y la tabla de la verdad correspondiente
a cada etapa se encuentran en el apéndice.
Logic Friday
Logic Friday es un software gratuito que permite que permite resolver, diseñar y minimizar funciones
lógicas mediante las diferentes compuertas lógicas como AND, NOT, OR, NAND, etc. También permite la
simulación de los circuitos utilizando sus respectivas compuertas.
Entrega la posibilidad de ensamblar compuertas, construir tablas de la verdad para obtener estas
mismas, minimizar su cantidad en caso de ser necesario, representar las funciones de salidas como producto
de sumas (Pos) o suma de productos (SoP), entre otras funciones.
III. METODOLOGÍA:
Sección A: Diseño del BCD
El diseño del decoder se basó en la utilización de CIs dados como insumos, siendo el objetivo de
esta sección determinar cuál combinación de circuitos es la más adecuada para implantar en el diseño,
dichos componentes se pueden observar en la tabla 1 del apéndice. Como primera etapa se analizaron todas
las combinaciones posibles con las cuales se podrían representar los números del 0 al 15 en hexadecimal,
de dicho análisis se logró determinar que existe dígitos que pueden ser representados de diferente forma. La
figura 7 muestra las representaciones posibles del display de 7 segmentos en el rango requerido señalando
en blanco las representaciones con más de una combinación.
Figura 7. Representación ciertas e inciertas del display de 7 segmentos.
Como se puede apreciar las variaciones se presentan en las letras 'a', 'c' y 'e', las cuales representan
a los números 10, 12 y 14 respectivamente. Esto se debe a que estos números tienen la posibilidad de ser
representados de dos formas distintas en el display de 7 segmentos sin alterar a las demás
representaciones. Cada caso puede ser representado con su respectiva letra en mayúscula o minúscula por
lo que al final se pueden lograr 8 combinaciones distintas para todos los números que componen la
visualización en hexadecimal. En la tabla 2 se encuentran representadas las posibles combinaciones para los
espacios en blanco de la figura 7.
Nº Combinación
1 A-C-E
2 a-c-e
3 A-c-e
4
4 a-C-e
5 a-c-E
6 a-C-E
7 A-c-E
8 A-C-e
Tabla 2. Combinaciones relevantes en el diseño.
Como segunda etapa luego de haber definido con éxito las posibles combinaciones expresadas en
forma de suma de productos, se procedió a minimizar las mismas con el fin de determinar la mínima cantidad
de compuertas requeridas para el diseño. Para llevar a cabo este cometido se hizo uso del Software Logic
Friday, el cual permite ahorrar una enorme cantidad de tiempo calculando y generando resultados
inmediatos. Como paso inicial en el uso de dicho software se genera una tabla, la cual posibilita introducir los
valores correspondientes a las sumatorias en minitérminos de cada uno de los segmentos del display, envista
de que tales valores se ven modificados dependiendo de las combinaciones, es necesario generar ocho
tablas distintas.
Ilustración 7 Ecuacion reducida con Logic Friday
Una vez que se completa una tabla se procede a utilizar la función de maximización la cual expresará
los valores introducidos en la tabla para cada segmento como una expresión booleana. Luego de esto se
minimiza dicha expresión seleccionando la opción de salidas conjugadas la cual permitirá reutilizar
compuertas logrando así la mayor efectividad en el uso de las mismas.
Para convertir la expresión booleana en un diagrama de compuertas se utiliza la función de filtro la
cual permite seleccionar las compuertas con las cuales se desea crear el circuito, así como también el
número de entradas que presentan. Este proceso se realiza con los tipos de compuerta según las familias
lógicas disponibles como insumos, de esta manera se obtiene para cada combinación dos diagramas de
compuertas diferentes.
Una vez que se obtienen los 16 diagramas lógicos (dos por cada combinación) se procede al conteo
de las compuertas para determinar con que familia de componentes es más eficaz la elaboración del
decodificador, contemplando la cantidad de circuitos integrados necesarios.
Sección B: Sumador Completo de 4 bits
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En esta instancia lo que se pide es realizar la representación de la suma de dos palabras en un
display de 7 segmentos utilizando un BCD decoder y un full adder.
Como primera medida se estudia la el tipo de display a utilizar. Dentro de los insumos entregados
para la realización de dicha práctica se encontraban a disposición dos tipos diferentes de ellos. Uno
presentaba la disposición de ánodo común mientras que el otro presentaba la disposición de cátodo común.
Dicha elección también condicionaría la elección del BCD decoder ya que al igual que con los display, se
tuvo la oportunidad de elegir entre uno que manejara a su salida lógica positiva u otro que manejara lógica
negativa.
En esta oportunidad se optó por elegir el camino de la lógica negativa por lo que se decidió utilizar el
BCD decoder SN74LS47 y el display de 7 segmentos con la disposición de ánodo común para que no fuera
necesaria la adición de compuertas NOT entre ambos circuitos. Dicha elección no se basa en ninguna
condición especifica ya que la utilización de lógica negativa o positiva para manejar el display es indiferente
en este caso.
El primer circuito a armar fue el circuito entre el decodificador y el display de 7 segmentos. Una vez obtenidos
los datasheet de ambos se comenzó el cableado respectivo y al finalizarlo se corroboro la funcionalidad del
mismo cambiando las entradas del BCD decoder manualmente y verificando el número reflejado en el
display.
Cuando se logró el correcto funcionamiento del circuito anterior, se comenzó con el conexionado
entre el full adder y el BCD decoder. Esto se realizo en dos etapas; en la primera se conectaron todas las
entradas del full adder a cero lógico y se testeo el funcionamiento de cada una de sus salidas con el pin de
entrada menos significativo del decodificador. En este caso en el display se debía visualizar un cero ya que la
suma de las dos palabras entregaría cero en cada salida. Se realizo el mismo procedimiento entregándole a
algunos pines de entrada del full adder un uno lógico y verificando sus salidas. En estos casos cuando las
salidas fueran un 1 lógico en el display se visualizaría un 1. De esta manera se comprobó el correcto
funcionamiento del circuito. En la segunda etapa se procedió a conectar las botoneras con las cuales se
podrían introducir los valores de las dos palabras a sumar.
El BCD decoder elegido ya contenía 16 representaciones para los números entre el 0 y el 15
respectivamente, por lo que se decidió implementar la representación del carry out para lograr completar el
ejercicio. Este carry out sería representado con el punto contenido en el display por lo que cada vez que este
apareciera significaría un desbordamiento. Para su implementación lo único que se hizo fue conectar el carry
out del full adder al pin del punto en el display utilizando una compuerta NOT entre medio ya que el display
es manejado con lógica negativa.
El circuito resultante se puede apreciar en la figura 8, elcapaz de sumar dos palabras digitales de 4 bits y
mostrar el resultado en un display de 7 segmentos.
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Figura 8. Diagrama de diseño del circuito.
En primera instancia comenzó por estudiar la combinación de los circuitos integrados disponibles como
insumo (tabla 3 del apéndice), en base a su compatibilidad, comenzando por las características básicas de
los BCD. Como se observa en la tabla 3 existen dos BCD disponibles, con lo cual, se procedió a analizar la
información presente en las hojas de datos de dichos componentes para realizar la selección. De este
análisis se concluyó que ambos circuitos son capaces de recibir combinaciones no complementadas en sus
entradas, produciendo combinaciones de salida hacia el display de 7 segmentos, no completadas. Esto se
puede apreciar en las figuras x6 y x8, en las cuales se muestran las tablas de la verdad correspondientes a
los BCDs HEF4543B y SNT4LS47N respectivamente, siendo ambos circuitos compatibles con el display de 7
segmentos de tipo cátodo común explicado en párrafos anteriores, el cual corresponde al CI 5101AS. Se
decidió utilizar el BCD HEF4543B a raíz de que el mismo posee una característica adicional, la cual le
permite complementar su salida, haciendo uso del pin PH, el cual está conectado por medio de dos
compuertas NOT (anulando la negación), a 7 compuertas XOR de dos entradas (conexión en paralelo), a su
vez cada compuerta XOR recibe la señal proveniente de PH y de cada combinación de salida, la salida de
dicha XOR es complementada por una compuerta NOT. Esta etapa da como resultado que siempre que se
encuentre una señal baja en PH la salida es complementada, dándole la capacidad de ser compatible con el
display de 7 segmentos tipo Ánodo Común (los diagramas lógicos completos de ambos BCDs se encuentran
disponibles en el apéndice).
También se utilizó en el HEF4543B, BCD para 7 segmentos, cuenta con 4 entradas (D0-D3), una entrada de
habilitación con enclavamiento activa Baja (LE), una entrada de supresión activa Alta (BL), una entrada de
fase activa Alta (PH) y siete salidas de para segmentos.
Este tipo de circuito proporciona el almacenamiento de 4 bits y un decodificador 8-4-2-1 a BCD de 7
[Link] funcionamiento correcto será cuand VDD se encuentre entre 3-15V (referenciado a tierra).
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Otro integrado que se utilizo fue el SN74LS47N, también se utiliza para el manejo de BCD de 7 segmentos.
Compuesto de compuertas NAND, y 7 entradas con compuertas AND-OR-INVERTIDA.
El circuito acepta decimales codificados en binarios de 4 bits (BCD), según el estado de las entradas
auxiliares, decodifica estos datos para controlar un display de 7 segmentos. Los niveles de salida de lógica
positiva, así como las condiciones requeridas en las entradas auxiliares, se muestran en las tablas de verdad.
Las configuraciones de salida del SN74LS47 están diseñadas para soportar los voltajes relativamente altos
necesarios para encender los leds de los displays de 7 segmentos.
IV. RESULTADOS:
Sección A:
Familia TTL:
Código CI Cantidad compuerta Cantidad CI Total CI
103 26
7400 (NAND)
123 31
7432 (OR) 115
171 43
7408 (AND)
87 15
7404 (NOT)
Tabla 3. Resultado de compuertas y CIs necesarios de la familia TTL.
Familia CMOS:
Código CI Cantidad compuerta Cantidad CI Total CI
158 40
4001 (NOR)
93 16 116
4009 (NOT)
235 60
4011 (NAND)
Tabla 4. Resultado de compuertas y CIs necesarios de la familia CMOS.
En base a las dos tablas anteriores se toma la decisión de que la utilización de la familia
TTL es la mejor opción a la hora de realizar el BCD, ya que esta supone la necesidad de utilizar
115 circuitos integrados mientras que la opción de la familia CMOS supone la utilización de 116
circuitos integrados.
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Seccion B
Ilustración 8 Resultado obtenido
V. CONCLUSIÓN
Se obtuvo el resultado esperado, mediante los pulsadores se fueron realizando diferentes suma
arrojando los valores correctos.
Sección A:
Dentro de esta parte del práctico se puedo comprender el funcionamiento de un BCD desde
el relacionamiento entre las entradas y salidas por medio del algebra Booleana, hasta la
implementación del circuito que lo representa utilizando compuertas lógicas.
Se pudo genero experiencia en la utilización de un software encargado de generar resolver,
diseñar y minimizar funciones lógicas como lo es Logic Friday, el cual también permite la
simulación de circuitos con diversas compuertas lógicas a elección del usuario entre otras
funciones.
Sección B:
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En esta sección se pudo estudiar el funcionamiento de diferentes componentes en conjunto,
como lo son el BCD, Display de 7 segmentos y Full Adder, para lograr un solo sistema que cumpla
una función determinada.
Se estudio el interconeccionamieto entre estos componentes logrando adquirir conocimiento
sobre el correcto funcionamiento de cada uno de ellos, destacando lo aprendido sobre el
funcionamiento de los Full Adder componente muy importante dentro del mundo lógico.
VI. BIBLIOGRAFÍA:
Thomas L. Floyd.; Fundamentos de Sistemas Digitales 9ª Edición. Editora Pearson.
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Figura 1. Tabla de la verdad de circuito BCD de 4 bits.
Figura x2. Tabla de la verdad de circuito Sumador Completo de 1 bit.
Figura x3. Tabla de la verdad de circuito Medio Sumador.
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Figura x4. Construcción básica interna de circuito Medio Sumador.
Figura x5. Diagrama básico del circuito Sumador Paralelo de 4 bits.
Figura x6. Tabla de la verdad para cada etapa del circuito Sumador Paralelo de 4 bits.
Tecnología Tipo Código del CI CIs por compuerta Entradas
NAND 7400 4 2
OR 7432 4 2
TTL
AND 7408 4 2
NOT 7404 4 2
CMOS NOR 4001 4 2
NOT 4009 4 2
NAND 4011 4 2
Tabla 1. Insumos disponibles para el diseño.
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Figura x5. Diagrama lógico BCD HEF4543B.
Tabla x6. Tabla de la verdad de BCD HEF4543B.
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Figura x7. Diagrama lógico BCD SNT4LS47N.
Tabla x8. Tabla de la verdad de BCD SNT4LS47N.
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