Universidad Surcolombiana

Programa Ingeniería electrónica

Curso Electrónica digital

Práctica Nº4 Aplicación del codificador de prioridad y el decodificador de BCD a 7 segmentos

Paola Andrea Hernández Quintero

20171155915

Pedro Alexander Contreras Andrade

20171155226

1. Desarrollo Teórico

Usando codificadores de prioridad de octal a binario con entradas y salidas activas en bajo,
implemente un sistema codificador de prioridad de hexadecimal a binario.

El funcionamiento de este sistema se debe visualizar en un display de LED de ánodo común para el
cual debe elegir el decodificador apropiado. Consultar en el manual la información técnica del
display para cálculo de las respectivas resistencias reductoras. Escribir las características del display
en el documento previo.

Para la implementación de este circuito deben usar el número posible de circuitos integrados.

 Etapa Codificadora

Iniciamos implementando la etapa codificadora, para implementar un sistema codificador de

prioridad de hexadecimal a binario haremos uso de dos codificadores 74LS148 conectados en
cascada, cuyas entradas y salidas son activas en bajo.

Para esta etapa haremos uso de las 16 entradas, y de igual forma de las 6 salidas, a las cuales se
añadirá posteriormente una lógica adicional con el fin de obtener el codificador de hexadecimal (16
entradas) a binario (4 salidas).

2𝑛 𝐸𝑛𝑡𝑟𝑎𝑑𝑎𝑠 → 𝑛 𝑆𝑎𝑙𝑖𝑑𝑎𝑠
24 𝐸𝑛𝑡𝑟𝑎𝑑𝑎𝑠 → 4 𝑆𝑎𝑙𝑖𝑑𝑎𝑠
16 𝐸𝑛𝑡𝑟𝑎𝑑𝑎𝑠 → 4 𝑆𝑎𝑙𝑖𝑑𝑎𝑠
la tabla de verdad para dicho sistema se presenta a continuación:
ENTRADAS SALIDAS
1er CODIFICADOR 2do CODIFICADOR CODIFICADOR 2 CODIFICADOR 1
I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15 O2 O1 O0 O2 O1 O0
0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
1 x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0
2 x x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1
3 x x x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0
4 x x x x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1
5 x x x x x 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0
6 x x x x x x 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1
7 x x x x x x x 0 1 1 1 1 1 1 1 1 1 1 1 0 0 0
8 x x x x x x x x 0 1 1 1 1 1 1 1 1 1 1 1 1 1
9 x x x x x x x x x 0 1 1 1 1 1 1 1 1 0 1 1 1
10 x x x x x x x x x x 0 1 1 1 1 1 1 0 1 1 1 1
11 x x x x x x x x x x x 0 1 1 1 1 1 0 0 1 1 1
12 x x x x x x x x x x x x 0 1 1 1 0 1 1 1 1 1
13 x x x x x x x x x x x x x 0 1 1 0 1 0 1 1 1
14 x x x x x x x x x x x x x x 0 1 0 0 1 1 1 1
15 x x x x x x x x x x x x x x x 0 0 0 0 1 1 1

Tabla 1:Tabla de verdad etapa codificadora.

Ilustración 1: Simulación etapa codificadora.

Para acoplar entre si cada uno de los codificadores, hacemos uso de la entrada de habilitación (EI)
del primero y la salida de habilitación (EO) del segundo. Esto con el fin de que el segundo habilite al
primero para los dígitos del 0 al 7 y lo deshabilite para los dígitos restantes, para los cuales él será
el habilitado.
  Etapa adicional entre la etapa codificadora y la decodificadora.

Nos resulta necesario hacer uso de una lógica adicional entre la etapa codificadora y la etapa
decodificadora con el fin de tomar las seis salidas de la primera etapa (salidas en binario) y
convertirlas en 4 (salidas en BCD) para ingresar dicha información al decodificador de BCD a siete
segmentos para su posterior visualización a treves de un display.

La tabla de verdad que representa dicha etapa es la siguiente:

SALIDAS CODIFICADOR SALIDA EN BCD

ENTRADAS 2do 1er SALIDAS GS
CODIFICADOR CODIFICADOR CODIFICADOR D C B A
O5 O4 O3 O2 O1 O0 GS2 GS1
0 1 1 1 1 1 1 1 0 0 0 0 0
1 1 1 1 1 1 0 1 0 0 0 0 1
2 1 1 1 1 0 1 1 0 0 0 1 0
3 1 1 1 1 0 0 1 0 0 0 1 1
4 1 1 1 0 1 1 1 0 0 1 0 0
5 1 1 1 0 1 0 1 0 0 1 0 1
6 1 1 1 0 0 1 1 0 0 1 1 0
7 1 1 1 0 0 0 1 0 0 1 1 1
8 1 1 1 1 1 1 0 1 1 0 0 0
9 1 1 0 1 1 1 0 1 1 0 0 1
10 1 0 1 1 1 1 0 1 1 0 1 0
11 1 0 0 1 1 1 0 1 1 0 1 1
12 0 1 1 1 1 1 0 1 1 1 0 0
13 0 1 0 1 1 1 0 1 1 1 0 1
14 0 0 1 1 1 1 0 1 1 1 1 0
15 0 0 0 1 1 1 0 1 1 1 1 1
Tabla 2: Tabla de verdad lógica adicional

Debido a que la etapa codificadora debe disponer de salida selectora de grupo, sabremos que la GS1
(1er codificador) estará activa en bajo para los dígitos del 0 al 7, mientras que la salida GS2 (2do
codificador) estará activa para los dígitos del 8 al 15, con base en estos criterios obtenemos los
valores de GS2 Y GS1 de la tabla 2.

Para diseñar la etapa adicional hacemos uso de las salidas en BCD diseñando con los unos.

𝐴 = 𝑂0′ + 𝑂1′ . 𝑂0′ + 𝑂2′ . 𝑂0′ + 𝑂2′ . 𝑂1′ . 𝑂0′ + 𝑂3′ + 𝑂4′ . 𝑂3′ + 𝑂5′ . 𝑂3 ′ + 𝑂5 ′𝑂4 ′𝑂3 ′
𝐴 = 𝑂0′ (𝑂1′ + 1) + 𝑂2′ . 𝑂0′ (𝑂1′ + 1) + 𝑂3′ (𝑂4′ + 1) + 𝑂3′ . 𝑂4 ′(𝑂5 ′ + 1)
𝐴 = 𝑂0′ + 𝑂2′ . 𝑂0′ + 𝑂3′ + 𝑂3′ . 𝑂4 ′
𝐴 = 𝑂0′ (𝑂2′ + 1) + 𝑂3′ (𝑂4′ + 1)
𝐴 = 𝑂0′ + 𝑂3′
𝐴 = (𝑂0 . 𝑂3 )′
 𝐵 = 𝑂1′ + 𝑂1′ . 𝑂0′ + 𝑂2′ . 𝑂1′ + 𝑂2′ . 𝑂1′ . 𝑂0′ + 𝑂4′ + 𝑂4′ . 𝑂3′ + 𝑂5′ . 𝑂4 ′ + 𝑂5 ′𝑂4 ′𝑂3 ′
𝐵 = 𝑂1′ (𝑂0′ + 1) + 𝑂2′ . 𝑂1′ (𝑂0′ + 1) + 𝑂4′ (𝑂3′ + 1) + 𝑂5′ . 𝑂4 ′(𝑂3 ′ + 1)
𝐵 = 𝑂1′ + 𝑂2′ . 𝑂1′ + 𝑂4′ + 𝑂5′ . 𝑂4 ′
𝐵 = 𝑂1′ (𝑂2′ + 1) + 𝑂4′ (𝑂5′ + 1)
𝐵 = 𝑂1′ + 𝑂4′
𝐵 = (𝑂1 . 𝑂4 )′

𝐶 = 𝑂2′ + 𝑂2′ . 𝑂0′ + 𝑂2′ . 𝑂1′ + 𝑂2′ . 𝑂1′ . 𝑂0′ + 𝑂5′ + 𝑂5′ . 𝑂3′ + 𝑂5′ . 𝑂4 ′ + 𝑂5 ′𝑂4 ′𝑂3 ′
𝐶 = 𝑂2′ (𝑂0′ + 1) + 𝑂2′ . 𝑂1′ (𝑂0′ + 1) + 𝑂5′ (𝑂3′ + 1) + 𝑂5′ . 𝑂4 ′(𝑂3 ′ + 1)
𝐶 = 𝑂2′ + 𝑂2′ . 𝑂1′ + 𝑂5′ + 𝑂5′ . 𝑂4 ′
𝐶 = 𝑂2′ (𝑂1′ + 1) + 𝑂5′ (𝑂4′ + 1)
𝐶 = 𝑂2′ + 𝑂5′
𝐶 = (𝑂2 . 𝑂5 )′

Ilustración 2:Lógica adicionada entre la etapa codificadora y la decodificadora.

Cabe resaltar que no se realiza un diseño para la salida D, debido a que los niveles lógicos en esta
para las distintas combinaciones de entrada son los mismos que en la salida GS, por esto, dicha
salida será la D.
  Etapa Decodificadora.

Por último, implementamos la etapa decodificadora haciendo uso de un decodificador 74LS47 de

BCD a 7 segmentos con entradas activas en alto y salidas activas en bajo, la elección de este
decodificador la hicimos teniendo en cuenta que el display a usar es de ánodo común, por lo tanto,
las entradas a este deben ser niveles lógicos bajos.

La tabla de verdad de este decodificador se presenta a continuación:

ENTRADA SALIDA DECODIFICADOR

DECODIFICADOR
D C B A a b c d e f g
0 0 0 0 0 0 0 0 0 0 0 1
1 0 0 0 1 1 0 0 1 1 1 1
2 0 0 1 0 0 0 1 0 0 1 0
3 0 0 1 1 0 0 0 0 1 1 0
4 0 1 0 0 1 0 0 1 1 0 0
5 0 1 0 1 0 1 0 0 1 0 0
6 0 1 1 0 0 1 0 0 0 0 0
7 0 1 1 1 0 0 0 1 1 1 1
8 1 0 0 0 0 0 0 0 0 0 0
9 1 0 0 1 0 0 0 1 1 0 0
10 1 0 1 0 1 1 1 0 0 1 0
11 1 0 1 1 1 1 0 0 1 1 0
12 1 1 0 0 1 0 1 1 1 0 0
13 1 1 0 1 0 1 1 0 1 0 0
14 1 1 1 0 1 1 1 0 0 0 0
15 1 1 1 1 1 1 1 1 1 1 1
Tabla 3: Tabla de verdad codificador 74LS47

Por último, por cada combinación a la entrada del sistema podremos visualizar en el display la
representación decimal de los mismos para los dígitos del 0 al 9 y para los restantes unos caracteres
especiales.
Datos Técnicos 74LS148 (Codificador)

VIH 2V (mín)
VIL 0.7V (Máx)
IIH 40µA (Máx)
IIL 0.8mA (Máx)
VOH 2.5V (mín)
VOL 0.25V (Tip)
IOH 0.4 mA (Máx)
IOL 4 mA (Máx)

Datos Técnicos 74LS47 (Decodificador)

VIH 2V (mín)
VIL 0.8V (Máx)
IIH 20µA (Máx)
IIL 0.4mA (Máx)
VOH 2.7V (mín)-3.4V(Tip)
VOL 0.35V (Tip)-0.5V(Máx)
IOH 50µA (Máx)
IOL 24mA (Máx)

Datos Técnicos 74LS00 (Integrado compuertas NAND)

VIH 2V (mín)
VIL 0.8V (Máx)
IIH 20µA (Máx)
IIL 0.36mA (Máx)
VOH 2.7V (mín)-3.4V(Tip)
VOL 0.35V (Tip)-0.5V(Máx)
IOH 0.4mA (Máx)
IOL 8mA (Máx)

Datos Técnicos Display de ánodo común 5611BS

Referencia 5611BS
Color Rojo
Electrodo común Ánodo
Segmentos 7
Número de Pines 10
Corriente de trabajo 30mA
Voltaje en directo(tip) 2,2V
Voltaje inverso(máx) 5V
Calculo R de protección de entrada.

𝑉𝐶𝐶 − 𝑉𝐼𝐻 − 𝐼𝐼𝐻 (𝑅) = 0

−𝑉𝐶𝐶 + 𝑉𝐼𝐻 −5𝑉 + 2𝑉
𝑅= =
−𝐼𝐼𝐻 −40µ𝐴
𝑅 = 75𝐾Ω
Aproximando a un valor comercial

𝑅 = 68𝐾Ω
Calculo R de protección del Display

𝑉𝑂𝐿 − 𝑉𝐶𝐶 + 𝑉𝐷 + 𝐼𝑂𝐿 (𝑅) = 0

−𝑉𝑂𝐿 + 𝑉𝐶𝐶 − 𝑉𝐷 −0.35𝑉 + 5𝑉 − 2.2𝑉

𝑅= =
𝐼𝑂𝐿 24𝑚𝐴
𝑅 = 102Ω
Aproximando a un valor comercial

𝑅 = 100Ω

Calculo R de protección de entrada BI/RBO, RBI y LT del decodificador

𝑉𝐶𝐶 − 𝑉𝐼𝐻 − 𝐼𝐼𝐻 (𝑅) = 0

−𝑉𝐶𝐶 + 𝑉𝐼𝐻 −5𝑉 + 2𝑉
𝑅= =
−𝐼𝐼𝐻 −20µ𝐴
𝑅 = 150𝐾Ω
Aproximando a un valor comercial

𝑅 = 180𝐾Ω