7 DE DICIEMBRE DE 2018
“EP1.
Declaraciones When-Else”
Universidad Politécnica del Estado de
Morelos
Ingeniería en Electrónica y Telecomunicaciones
Sistemas Digitales
“EP1. Declaraciones When-Else”
Profesor:
M.C. Genaro Jacinto Ixmatlahua Martínez
Alumnos:
López meza Ivan
Mariana López Meza
Ma. Cristina Galván Díaz
Espino Sandoval Gustavo
7-A IET
“EP1. Declaraciones When-Else”
Contenido
Introducción ................................................................................................................................. 3
Marco de conocimiento .............................................................................................................. 3
Unidades básicas de diseño .................................................................................................... 3
Tipos de unidades de diseño en VHDL: .................................................................................. 3
Entidad ..................................................................................................................................... 3
Puertos de entrada y salida .................................................................................................... 3
Programación de estructurasbásicas mediante declaraciones concurrentes ..................... 4
Declaraciones condicionales asignadas a una señal (when-else) ......................................... 4
Desarrollo de la practica ............................................................................................................. 4
Conclusiones ................................................................................................................................ 6
2
“EP1. Declaraciones When-Else”
Introducción
El lenguaje de descripción de hardware VHDL es considerado como una de las máximas
herramienta de diseño por las industrias y universidades de todo el mundo, pues proporciona
a los usuarios muchas ventajas de la planeación y diseño de los sistemas electrónicos
digitales.
A continuación, se detalla un circuito combinacional When- else en VHDL al ser u o de los
más utilizados en el diseño lógico a través del lenguaje de descripción del hardware. Esto
permite introducir nuevos conceptos, palabras reservadas, reglas, algoritmos, etc., que
muestran la potencia y profundidad del lenguaje VHDL..
Marco de conocimiento
Unidades básicas de diseño
La estructura general de un programa en VHDL está formada por módulos o unidades de
diseño, cada uno de ellos compuesto por un conjunto de declaraciones e instrucciones que
definen, describen, estructuran, analizan y evalúan el comportamiento de un sistema digital.
Tipos de unidades de diseño en VHDL:
Declaración de entidad (entity declaration), arquitectura (architecture), declaración del
paquete (package declaration) y cuerpo del paquete (package body).
En el desarrollo de programas en VHDL pueden utilizarse o no tres de los cinco módulos,
pero dos de ellos (entidad y arquitectura) son indispensables en laestructuración de un
programa.
Entidad
Una entidad (entity) es el bloque elemental de diseño en VHDL, Las entidades son todos los
elementos electrónicos (sumadores, contadores, compuertas, flip-flops, memorias,
multiplexores, etc.) que forman de manera individual o en conjunto un sistema digital.
Puertos de entrada y salida
Cada una de las señales de entrada y salida en una entidad son referidas como puerto, el
cual es similar a una terminal (pin) de un símbolo esquemático. Todos los puertos que son
3
.
“EP1. Declaraciones When-Else”
declarados deben tener un nombre, un modo y un tipo de dato. El nombre se utiliza como
una forma de llamar al puerto; el modo permite definir la dirección que tomará la
información y el tipo define qué clase de información se transmitirá por el puerto.
Programación de estructuras básicas mediante declaraciones concurrentes
Las declaraciones concurrentes suelen usarse en las descripciones de flujo de datos. Esto se
debe a que en una declaración concurrente no importa el orden en que se escriban las
señales, ya que el resultado para determinada función sería el mismo.
En VHDL existen tres tipos de declaraciones concurrentes:
• Declaraciones condicionales asignadas a una señal (when-else)
• Declaraciones concurrentes asignadas a señales
• Selección de una señal (with-select-when)
Declaraciones condicionales asignadas a una señal (when-else)
La declaración when-else se utiliza para asignar valores a una señal, determinando así la
ejecución de una condición propia del diseño. Para ejemplificar, consideremos la entidad
mostrada en la figura 1, cuyo funcionamiento se define en la tabla de verdad.
Desarrollo de la práctica
Apartir de la tabla de verdad de la ilustración 1, se determinó el diseño del código en la
ilustración 2.
Ilustración 1 Tabla de verdad para declaraciones When-Else
4
“EP1. Declaraciones When-Else”
Ilustración 2 Programación mediante declaraiones When-Else, apartir de la ilustración 1.
La entidad se puede programar mediante declaraciones condicionales (when-else), debido a
que este modelo permite definir paso a paso el comportamiento del sistema.
Ilustración 3 Programación realizada en vivado.
5
“EP1. Declaraciones When-Else”
Ilustración 4. Simulación funcional.
Conclusiones
El desarrollo de la práctica se enfoca en un diseño When-Else el cual es un tipo de declaración
concurrente, es decir la lógica se cumple a partir de eventos diferentes. Si se conoce la tabla
de verdad como es el caso, se pueden determinar mediante un análisis sencillo el
comportamiento de dicho sistema combinacional.
En cuanto a la simulación, esta herramienta permite visualizar mediante’1’ y ‘0’ el
comportamiento de la tabla del pulso con base a su respectiva tabla de verdad, en relación
entradas y salida.
Referencias
[1] Cenidet, «Diseño básico en FPGA con VHDL Manual del participante».