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Ejemplo de Convertidor en VHDL

El documento describe dos entidades en VHDL: 'convertidor', que convierte un vector de 4 bits a un formato de 7 segmentos, y 'ejemp', que compara dos señales y establece salidas basadas en la comparación. La arquitectura del 'convertidor' utiliza una estructura de selección para asignar valores a la salida F según la entrada A. La entidad 'ejemp' contiene un proceso que evalúa la relación entre dos entradas, aunque presenta errores en la declaración de puertos y en la lógica del proceso.

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Jenifer Balbuena
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El documento describe dos entidades en VHDL: 'convertidor', que convierte un vector de 4 bits a un formato de 7 segmentos, y 'ejemp', que compara dos señales y establece salidas basadas en la comparación. La arquitectura del 'convertidor' utiliza una estructura de selección para asignar valores a la salida F según la entrada A. La entidad 'ejemp' contiene un proceso que evalúa la relación entre dos entradas, aunque presenta errores en la declaración de puertos y en la lógica del proceso.

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library IEEE;

use IEEE.STD_LOGIC_1164.all;
entity convertidor is
port(A: in std_logic_vector(3 downto 0);
F: out std_logic_vector(6 downto 0));

end convertidor;
architecture arqC of convertidor is
begin
F<= "1111110" when A="0000" else
"0110000" when A="0001" else
"1101101" when A="0010" else
"1111001" when A="0011" else
"0110011" when A="0101" else
"0110000" when A="0110" else
"1110000" when A="0111" else
"1111111" when A="1000" else
"1110011" when A="1001" else
"1110111" when A="1010" else
"0011111" when A="1011" else
"1001110" when A="1100" else
"0111101" when A="1101" else
"1001111" when A="1110" else
"1000111" when A="1111";

end arqC;

library IEEE;
use IEEE.STD_LOGIC_1164.all;
entity ejemp is
port(A: in std_LOGIC_1164(A downto B));

architecture arq_comp4 of comp4 is


begin
process
if(a=b) then
x<="1";
elsif (a>b) then
y<="1";
else
z<="1";
end if;
end process;
end arq_comp4;

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