Prctica 2: PLL
2.1 Introduccin
En esta prctica se utilizar el circuitos NE565. Es un bucle de enganche en fase
monolticos con mrgenes de funcionamiento que llegan hasta los 500 KHz para el NE565.
El PLL responde a un diagrama de bloques simplificado como el de la Figura 1.
2.2 Circuito NE 565
El circuito NE565 un PLL de propsito general. Su diagrama de bloques y patillado se
muestra en la siguiente figura.
Figura 2. Diagrama de bloques del PLL NE565
- Entrada
El circuito de entrada tiene un limitador conectado al pin 6.
-
VCO.
0.3
, donde R0 es una resistencia
R0C0
externa entre los terminales 8 y +Vcc (pin 10) y C0 es un condensador externo
situado entre la patilla 9 y tierra.
La frecuencia libre del VCO es f 0
Comparador de fase
El parmetro que caracteriza el comportamiento del detector de fase es su
sensibilidad KD (Volt./rad). Es un parmetro interno, por lo que no se puede
modificar. En las hojas de caractersticas del NE565 aparece como valor
tpico KD = 0.68 (Volt./rad).
-
Filtro del lazo
La ganancia en lazo cerrado viene determinada por la expresin K0 KD (sec-1),
donde K0 ((rad/sec)/Volt) es la sensibilidad del VCO. Para el circuito NE565 se
33.6 f 0
(sec -1 ) , siendo VC es la tensin de
VC
alimentacin total que se suministra al circuito.
La salida del detector de fase se obtiene en la patilla 7. Entre la patilla 7 y la 10,
el NE565 tiene una resistencia interna R1 = 3.6 k que puede utilizarse para
construir el filtro del lazo. En la mayora de las aplicaciones basta con aplicar un
nico condensador a la patilla 7; de esta forma, el paralelo con la resistencia R1
produce un filtro de orden 1, tal y como se muestra en la Figura 3.
puede hacer la aproximacin: K 0 K D
Figura 3. Filtro del lazo
En este caso, la funcin de transferencia del filtro de lazo es
1
1
L( s ) =
=
1 + sR1C1 1 + s1
La funcin de transferencia del lazo, en el caso de tener un comportamiento ideal
en el detector de fase, vendra especificada por la expresin
( s)
L( s )
=
.
( s ) L( s ) + s
Obsrvese que cuando L(s) es una funcin de primer orden, la respuesta global
del lazo es de segundo orden:
(s)
K
= 2
( s ) s + 2n s + 2n
donde es el factor de amortiguamiento y n es la frecuencia natural del
sistema. Por ello, la funcin de trasferencia del filtro cerrado es
2n
K 0 K D / 1
( s)
= 2
= 2
,
2
( s ) s + 2n s + n s + s / 1 + K 0 K D / 1
siendo su respuesta en frecuencia la mostrada en la Figura 4.
Figura 4. Funcin de transferencia en lazo cerrado
Margen de enganche.
El margen de enganche es el margen de frecuencias de entrada fi a las que el
PLL puede engancharse. Este lmite, suponiendo que el VCO no se satura,
est determinado por la caracterstica del detector de fase. Supongamos que la
diferencia entre la frecuencia de salida del VCO fo y la de entrada fi es f .
Para que el PLL se enganche a la frecuencia de entrada, hay que modificar el
voltaje de control del VCO en V0 = f
voltios. Si el amplificador del lazo
K0
no tiene ganancia, el voltaje de control del VCO es directamente el voltaje de
salida del detector de fase (V0=VD). Como el detector de fase entrega un
voltaje VD = K D e , y como la desviacin mxima de fase que puede seguir el
PLL es e / 2 , resulta que el margen de enganche es
f H = K 0 K D
16 f 0
.
VC
2.3 Desarrollo de la prctica
Los PLL se pueden utilizar para realizar demodulacin coherente de seales moduladas
en amplitud. El esquema de demodulacin coherente se muestra en la Figura 5.
LM565
Limitador
fRF
Detector
de fase
fFI
VCO
LM1496
Figura 5. Demodulador coherente
Como se observa, se puede utilizar el demodulador balanceado MC1496 junto con el
integrado NE565 para llevar a cabo dicha operacin.
Module una portadora de 10 kHz con un tono de 1 kHz. Disee y analice el
demodulador coherente de AM, siguiendo el esquema mostrado en la Figura 6.
Elija adecuadamente los componentes R0 y C0.
Puede sustituir el transistor 2N3565 por el 2N2222.
Los valores de los condensadores aparecen en F.
Correspondencia entre el patillaje del integrado LM1596 y el del LM1496
LM1596 LM1496
1
1
2
2
3
3
4
4
5
5
6
6
7
8
8
10
9
12
10
14
C0
Figura 6. Demodulador coherente