UNI FIEE 2015-I
UNIVERSIDAD NACIONAL DE INGENIERIA
FACULTAD DE INGENIERIA ELECTRICA Y ELECTRONICA
1er. LABORATORIO DE SISTEMAS DIGITALES II EE-636 M
1. Disear un circuito secuencial sncrono, utilizando la herramienta de diseo digital Quartus
II de Altera, que funcione como un registro con capacidad de cuenta up/down, carga
paralela sncrona, y desplazamiento derecha/izquierda. Para el diseo, se definen las
siguiente seales:
Seal
Tipo
din[3..0]
dout[3..0]
clk
aclr
sclr
ld
entrada
salida
entrada
entrada
entrada
entrada
func[1..0]
entrada
down
sleft
entrada
entrada
sin
entrada
Propsito
Funcionalidad
Datos de entrada
Datos de salida
Reloj del sistema
Clear asncrono
Clear sncrono
Carga paralela
Datos de entrada para carga paralela en el registro
Datos de salida del registro
Activacin del reloj por flanco positivo
Si aclr = 0, dout[3..0] = 00H sin intervencin de clk
Si sclr = 1, dout[3..0] = 00H luego de flanco de clk
Si ld = 1, registro recibe datos en paralelo con activacin
del clk
Habilita
cuenta, Si func [1..0] = 00, no hay cuenta ni desplazamiento
desplazamiento Si func [1..0] = 01, el registro cuenta por 1, y direccin
rotacin
de la cuenta (up down) depende de seal down
Si func [1..0] = 10, el registro se deplaza por un bit, y
direccin de desplazamiento est dado por sleft.
Si func [1..0] = 11, rotacin a la derecha
Cuenta up/down
Si down = 0, cuenta up, si down = 1 cuenta down
Desplaza izquierda Si sleft = 0, registro se desplaza a la derecha, si sleft = 1
derecha
registro se desplaza a la izquierda
Bit a desplazar
Bit de entrada en funcin de desplazamiento
Tabla 1.- Relacin de seales de entrada y salida para el registro con capacidad de carga,
cuenta y desplazamiento
El nombre del diseo ser reg4hdl reg4bdf, el cual deber implementarse utilizando las
siguientes dos formas de entrada de diseo:
a) Lenguaje de descripcin de hardware VHDL, en un solo archivo de diseo (reg4hdl).
b) Grfica, a partir del diseo de una celda de un bit (reg1bdf) y replicndola a 4 bits
(reg4bdf).
El registro estar formado por flip-flops del tipo D, cuyas salidas se activarn con el flanco de
subida del reloj. Adems, tomar en cuenta lo siguiente:
La seal aclr es un clear asncrono y tiene la ms alta prioridad.
La seal sclr es un clear sncrono y tiene la siguiente ms alta prioridad.
La seal ld es la seal que permite la carga de los datos din[3..0] y tiene menor
prioridad que la seal sclr.
Para efectos de pruebas a travs de la simulacin de tiempos, considerar que la duracin del
pulso de reloj es de 50 ns, y el tiempo de simulacin es de 5 us.
Presentar para el Informe Final:
Para grupo de Laboratorio, dar la especificacin final en lenguaje VHDL del circuito
secuencial solicitado (reg4hdl).
Para grupo de Laboratorio, dar la especificacin final en formato bdf del circuito secuencial
solicitado (reg4bdf).
Realizar exhaustivamente la simulacin de tiempos del circuito secuencial diseado, para
todos los casos. Se deber mostrar frente al profesor de prcticas de laboratorio los
resultados de la simulacin.
[Link] Lab. EE-636-M UNI-FIEE 2015-1
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Existen diferencias en la simulacin del circuito implementado mediante especificacin
por lenguaje de descripcin de hardware VHDL y entrada de diseo grfica? Justificar su
anlisis.
Cul es la frecuencia mxima de operacin del circuito secuencial en ambos casos?
Estos valores debern ser demostrados frente al profesor de prcticas del laboratorio, a
travs de la simulacin correspondiente.
Para cada grupo de Laboratorio, adjuntar los archivos vhd, vwf resultado de los diseos del
circuito secuencial solicitado.
Notas Generales para toda la experiencia:
Un nuevo estado comienza con un flanco de subida de la seal de reloj.
Para la simulacin de tiempos utilizar los dispositivos de la familia MAX7000S de Altera.
La forma de entrega de los informes ser via e-mail a la siguiente cuenta de correo:
cbriceno@[Link]
El formato de entrega incluir un archivo zip que contiene todo el diseo completo,
es decir todos los archivos generados por la herramienta QUARTUS II, en dos
subcarpetas (una por cada tipo de diseo), mas el informe en formato Word.
Asmismo, el informe en formato Word, deber ser entregado en forma impresa.
Inicio de laboratorio Martes 07 de abril de 2015.
Entrega del informe final el 21 de abril de 2015 solo entrega,en esa fecha se dar inicio al
segundo laboratorio.
Presentar los Informes de acuerdo a la forma sugerida en el documento NORMAS PARA
LA PRESENTACION DE INFORMES DE LABORATORIO DE SISTEMAS DIGITALES II
EE-636 M, Que se adjunta en el correo..
El Profesor
Ing. C.A.B.A.
Lima, 06 de Abril de 2015
[Link] Lab. EE-636-M UNI-FIEE 2015-1
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