Sumador/Restador completo de 3 bits
Para poder entender mejor cómo está constituido nuestro circuito hay unos términos que que
tenemos que tomar en cuenta como :
1. Fundamentos de las Compuertas Lógicas Utilizadas
Para comprender el flujo de datos, es esencial analizar el comportamiento individual de las
compuertas lógicas que componen el circuito. A continuación, se detallan sus funciones y
tablas de verdad:
Compuerta XOR (O Exclusiva)
Se utiliza para la suma binaria (generación de la suma sin acarreo) y como inversor
controlado en el bloque de resta. Su salida es alta (1) solo cuando sus entradas son diferentes.
Entrada Entrada Salida
A B (A⊕B)
0 0 0
0 1 1
1 0 1
1 1 0
Compuerta AND (Y Lógica)
Se encarga de determinar las condiciones de acarreo (carry). Su salida es alta (1) únicamente
si todas sus entradas están en nivel alto.
Entrada Entrada Salida
A B (A⋅B)
0 0 0
0 1 0
1 0 0
1 1 1
Compuerta OR (O Lógica)
Combina las diferentes condiciones que generan un acarreo hacia la siguiente bloque de
aritmética. Su salida es alta (1) si al menos una de sus entradas es alta.
Entrada Entrada Salida
A B (A+B)
0 0 0
0 1 1
1 0 1
1 1 1
2. Análisis del Módulo Principal Sumador/Restador de 3 Bits: Nuestro prototipo de
calculadora de suma y resta se integra en un mismo circuito para optimizar el hardware y
ahorrar componentes aprovechando las propiedades de la aritmética binaria mediante el
método de complemento a 2. En lugar de construir un circuito complejo e independiente
para restar, se utiliza la misma estructura del sumador y se añaden compuertas XOR en las
entradas del número que se va a comparar con (Bn). Cuando se activa el modo de resta, estas
compuertas XOR actúan como inversores controlados que transforman todos los bits de B
(cambiando los 1 por 0 y viceversa) y, al mismo tiempo, introducen un 1 lógico a través de la
entrada de acarreo inicial (Cin); este proceso convierte matemáticamente la operación (A - B)
en una suma equivalente de A + (-B) , permitiendo que todo el procesamiento principal lo
realice el mismo bloque sumador.
Antes de proceder a explicar como funciona nuestro sumador /restador hay que saber cómo se
suman y restan los números de manera ordenada y cuales reglas hay que tener presente:
Sumar y restar números binarios es muy parecido a hacerlo con los números decimales que
usamos todos los días, pero con una gran ventaja: Solo usas el 0 y el 1.
2.1. Cómo sumar binarios
Para sumar, solo debes recordar cuatro reglas básicas. Tres de ellas son obvias, y la cuarta es
la que incluye el "llevo" (o carry):
● 0 + 0 = 0
● 1 + 0 = 1
● 0 + 1 = 1
● 1 + 1 = 10 (pones el 0 y "llevas" 1 a la siguiente columna)
● Nota especial: Si tienes que sumar tres unos (1 + 1 + 1), el resultado es 11 (pones 1 y
"llevas" 1).
Ejemplo paso a paso: 1011 + 0110 (en decimal: 11 + 6)
Alineamos los números de derecha a izquierda, igual que en una suma normal:
¹ ¹ ¹ <- Lo que nos llevamos (carry)
1011
+0110
--------------
10001
● Primera columna (derecha): 1 + 0 = 1. Escribes 1.
● Segunda columna: 1 + 1 = 10. Escribes 0 y te llevas 1.
● Tercera columna: 0 + 1 = 1, más el 1 que te llevabas = 10. Escribes 0 y te llevas 1.
● Cuarta columna (izquierda): 1 + 0 = 1, más el 1 que te llevabas = 10. Escribes 0 y te
llevas 1.
● Como ya no hay más columnas, bajas ese último 1.
Resultado: 10001 (que en decimal es 17).
2.2. Cómo restar binarios (Método Tradicional)
La resta también tiene cuatro reglas simples, basadas en el concepto de "pedir prestado" (o
borrow) a la columna de la izquierda cuando intentas restar 0 - 1.
● 0 - 0 = 0
● 1 - 0 = 1
● 1 - 1 = 0
● 0 - 1 = 1 (y le pides prestado un 1 al vecino de la izquierda, lo que transforma ese 0
en un 10. En binario, 10 - 1 = 1)
Ejemplo paso a paso: 1101 - 0110 (en decimal: 13 - 6)
Alineamos los números:
¹ <- El préstamo que pedimos
1101
-0110
-----------
0111
Primera columna (derecha): 1 - 0 = 1. Escribes 1.
● Segunda columna: 0 - 1. No se puede, así que se pide prestado al 1 de la izquierda.
El 0 se convierte en 10 (2 en decimal) y el vecino se convierte en 0. Ahora restamos:
10 - 1 = 1. Escribes 1.
● Tercera columna: El 1 original ahora es un 0 por el préstamo. Nos queda 0 - 1.
Nuevamente, no se puede. Le pedimos prestado al 1 de la izquierda. Nuestro 0 se
convierte en 10 y el vecino en 0. Restamos: 10 - 1 = 1. Escribes 1.
● Cuarta columna (izquierda): El 1 original se convirtió en 0. Nos queda 0 - 0 = 0.
Escribes 0.
Resultado: 0111 o simplemente 111 (que en decimal es 7).
Se procede a explicar como funciona nuestro prototipo :
El Semisumador (Half Adder)
Un semisumador es el circuito digital más simple diseñado para sumar dos bits individuales
(llamémoslos A y B). Como resultado de esa suma, obtenemos dos salidas: la Suma (S) y el
Acarreo (Cout).
El rol de cada compuerta en el Semisumador
Para resolver esta suma matemática, el circuito utiliza exactamente dos compuertas lógicas:
● Compuerta XOR (O Exclusiva): Se encarga de calcular la Suma (S).
La lógica binaria dice que 0+0=0, 0+1=1 y 1+0=1. Pero cuando sumas 1+1, el resultado en
esa posición vuelve a ser 0 (y llevas 1). La compuerta XOR hace exactamente eso: da un 1
solo si las entradas son diferentes, y un 0 si son iguales (1 y 1, o 0 y 0).
Fórmula: S = A ⊕ B
● Compuerta AND (Y): Se encarga de calcular el Acarreo (Cout). El acarreo (el
"llevo uno") solo existe cuando ambos bits de entrada son 1 (1+1 = 10_2). La
compuerta AND es la única que da como salida un 1 estrictamente cuando todas sus
entradas son 1.
Fórmula: Cout = A . B
1. De Semisumador a Sumador Completo (Full Adder)
Para sumar 3 bits, no basta con el semisumador, porque este no puede recibir un acarreo de
una suma anterior. El circuito agrupa bloques de Sumadores Completos, los cuales
combinan dos semisumadores y una compuerta OR para procesar tres entradas: A, B y el
acarreo previo (C_in).
2. Lógica de resta (Compuertas XOR de control)
● Estas compuertas actúan como inversores controlados.
● Cuando activas el modo Resta, estas XOR invierten los bits de B (transformando los
1 en 0 y viceversa) y le suman un 1 a través de Cin. Esto es lo que matemáticamente
se conoce como Complemento a 2, que permite realizar una resta utilizando la misma
estructura de un sumador.
● Se comparan las entradas de Bn con la señal M. Esta se encarga de indicar cuándo el
circuito resta y cuando suma. M=1 para resta, M=0 para suma.
4. Conversión de resta por Signo-Magnitud.
4.1 Teoría de conversión signo-Magnitud
Hay que tomar en consideración que este bloque se realiza debido a la interpretación
del resultado de una resta y su resultado sea negativo, ya que al utilizar el método de resta por
complemento a 2, sus resultados en negativo por lógica són distintos a los binarios positivos.
La máxima expresión del resultado: tiende a ser siete (0111); y la mínima: siete negativo
(1001). Dado que siempre en una resta de 3 bits para un resultado negativo habrá 4 bits de
resultado y el bit más significativo siempre será (1).
Basado en esto hay un método que permite hacer una transformación de dicho
resultado de negativos a positivos el cual permita identificar valores binarios negativos en su
representación binaria común. Dicho método se conoce como “Signo-Magnitud”. Consiste en
tomar el bit más significativo e invertir los 3 menos significativos, posteriormente sumarle 1
al valor invertido.
Ejemplo:
● Para el ejemplo se usa el siete negativo (-7).
1001
● Se toma el bit más significativo.
1| 001
● Se transcurre a invertir los 3 bits restantes.
110
● Se suma la expresión con 1.
110 + 1 = 111
4.2 Representación de signo-magnitud en compuertas lógicas.
4.2.1 Señal condicional
Dada la teoría anterior, para implementar este método por medio de lógicas de
compuertas. Se utiliza la misma lógica de compuertas de un sumador, es decir un sumador
completo, añadiendo modificaciones para que sirva como sumador de 1 y buffer de los bits
invertidos. Por eso es necesario hacer un sumador de 3 bits para realizar las respectivas
conversiones.
Para ello se requiere una lógica condicional que permita determinar cuando el
sumador funciona como buffer dado que el resultado sea una resta positiva (no tiene
necesidad de conversión) y/o de igual manera con la suma (Valor positivo en sí). Por lo tanto,
para llevar a cabo la condición, se toma en cuenta que la conversión se realiza siempre y
cuando sea una resta M=1 y haya acarreo en el bit más significativo Cin= 1. De manera que
se utiliza una compuerta AND, ya que siempre y cuando ambas condiciones se cumplan se
emitirá una señal con valor uno (1).
4.2.2 Lógica de compuertas inversoras.
Se considera que una vez obtenido el bit más significativo, se tiene que tomar los 3
bits restantes e invertir. Se pueden usar compuertas NOT para invertir los valores de una
forma más sencilla. Sin embargo, el circuito también debe funcionar como buffer. Así que las
compuertas que son necesarias para está lógica son las compuertas XOR. Estas compuertas
invierten el valor dependiendo de la señal condicional (SC). Si el bit y la condición toman el
valor uno (1) actúa como inversor y se envía una señal cero (0) de lo contrario, se envía uno
(1) de ser ambas entradas diferentes.
4.2.3 Entradas para el semisumador (half adder)
Ahora bien, para el primer bloque sumador su modificación son las entradas del half
adder, ya que no serán A0 y B0. Sino que sus entradas serán Bit0 y SC (Señal Condicional).
ya que estás actúan como buffer o inversor dependiendo de ambas entradas. En cuanto a la
parte del full adder es necesario que no tenga acarreo cuando no hay suma sino cuando resta
está activado. Por lo tanto su primera entrada sería la salida del semisumador y tiende a
compararse con GND (ground/tierra) mediante esta modificación se puede llegar a
determinar un valor constante dentro del circuito, es decir, al estar una entrada conectada a
tierra su valor siempre será (0) lo que permite un buffer en la salida del full adder y que haya
Cout dependiendo del half adder.
Se muestra en la imagen como una entrada proviene redundantemente del half adder y su otra
entrada es GND (tierra), lo que hace que esta no tenga carry innecesario y su salida sea un
buffer, quedando el bloque sumador de esta forma:
Por consiguiente, los siguientes bloques tienden a tener GND (tierra) en el half adder,
es decir, en el semisumador debido a que esta vez no se compara con SC, sino que funcionan
como señal directa que va desde el inversor al full adder por lo siguiente tiende a compararse
con el Cin proveniente del bloque anterior.
Este proceso se repite en los últimos bloques sumadores. Lo que genera, un valor
positivo de 3 bits. De lo contrario, actuará como buffer. Sin embargo, aunque se cambie dicho
a valor a binario positivo, se debe representar su negativo por lo tanto se toma la salida de la
señal condicional (SC), y se envía a un bit el cual se denota como representador del negativo,
cero para valor positivo y uno para valor negativo.
Las 3 etapas durante la Resta:
● Etapa del Bit 0: Toma el primer dígito de A, lo suma con el primer dígito "invertido"
de B, y le añade el 1 de la resta que entró por Cin. Genera su resultado y pasa el "llevo
uno" a la siguiente columna.
● Etapa del Bit 1: Suma el segundo dígito de A, el segundo invertido de B y el "llevo
uno" que le dejó la etapa anterior.
● Etapa del Bit 2: Hace lo mismo con los últimos dígitos. Al terminar, la suma
principal ha concluido dentro del bloque azul.
5. Componentes Utilizados y su Distribución en los Módulos del Sistema
La estructura física y de simulación del sistema se organiza de forma modular para gestionar
la gran densidad de interconexiones requeridas por las dos etapas de procesamiento:
- Circuitos Integrados de la Familia 74HC (Tecnología CMOS de Alta Velocidad):
- Seis unidades del circuito integrado 74HC86 (Compuertas lógicas O-Exclusiva de dos
entradas): Tres de estos integrados se distribuyen en el módulo sumador-restador básico de la
primera etapa para la generación de sumas y la inversión selectiva del operando B. Los otros
tres integrados se ubican en la segunda etapa para actuar como inversores condicionales y
generadores de la suma en el bloque complementador.
- Cuatro unidades del circuito integrado 74HC08 (Compuertas lógicas y de dos entradas):
Dos integrados se asignan a la primera etapa para determinar los términos de acarreo
intermedio del sumador-restador. Los otros dos integrados se posicionan en la segunda etapa
para procesar la propagación de acarreos del sumador complementador y para la compuerta
de detección de signo negativo.
- Dos unidades del circuito integrado 74HC32 (Compuertas lógicas OR de dos entradas):
Un integrado se utiliza en el sumador primario y el otro en el sumador secundario, con el fin
de consolidar los términos de acarreo parcial de cada una de las etapas.
- Red de Resistencias de Acoplamiento a Tierra (aproximadamente diez kiloohmios):
- Conectadas a las salidas de los interruptores para evitar estados flotantes de alta
impedancia en las entradas CMOS, asegurando transiciones limpias entre niveles lógicos
altos y bajos.
- Diodos Emisores de Luz (LED) de Visualización:
- Un diodo emisor de luz de color Naranja: Actúa como el indicador visual para la señal de
signo NEGATIVO.
- Cuatro diodos emisores de luz de color rojo: Encargados de representar la magnitud
absoluta de salida (S3, S4, S5 y S6).
- Resistencias limitadoras de corriente asociadas a cada diodo para proteger los
semiconductores y mantener un consumo energético controlado.
- Chasis de Pruebas y Buses de Interconexión:
- Compuesto por una matriz de placas de pruebas acopladas verticalmente. El bloque
inferior aloja la primera etapa de procesamiento aritmético, mientras que el bloque superior
contiene la segunda etapa de conversión absoluta y el panel óptico de salida.
A continuación para todo el circuito sumador/restador se utilizaron: 21 compuertas XOR, 13
compuertas AND, 6 compuertas OR dando un total de 40 compuertas.
Por otro lado si en vez de realizar nuestro circuito con las tres compuertas anteriormente
mencionadas las convertimos a compuertas universales nand tendríamos un total de 61
compuertas nand siguiendo la guía de la imagen y la siguiente teoría :
A continuación se detalla matemáticamente y de forma visual cómo se realiza la
equivalencia de cada una de ellas:
5.1. Compuerta NOT (Inversor)
Para negar una única entrada con una NAND, simplemente unes sus dos terminales de
entrada para que reciban la misma señal.
● Fórmula:¬A.¬ A =¬ A
● Conexión: Conectas la señal A a ambas entradas de la NAND.
5.2. Compuerta AND
Una compuerta AND es el inverso de una NAND. Por lo tanto, pasas la señal por una NAND
y luego inviertes el resultado con otra NAND configurada como NOT.
● Fórmula:¬¬ A . B = A. B
● Conexión: Usas 2 compuertas NAND. La primera recibe A y B, y su salida va
conectada a las dos entradas de la segunda NAND.
5.3. Compuerta OR
Usando las leyes de De Morgan, sabemos que una suma lógica equivale a negar las entradas
individualmente y luego pasarlas por una compuerta NAND.
● Fórmula: ¬(¬A .¬B) = A + B
● Conexión: Usa 3 compuertas NAND. Dos de ellas funcionan como inversores
(NOT) para negar A y B por separado. Sus salidas se conectan a las entradas de una
tercera compuerta NAND.
5.4. Compuerta NOR
Es exactamente igual que construir una OR, pero agregando un inversor extra al final del
circuito.
● Fórmula: ¬¬(¬A .¬B )= ¬(A + B)
● Conexión: Usas 4 compuertas NAND. Las primeras tres forman la estructura de la
compuerta OR, y la cuarta invierte el resultado final.
Resumen de cantidad de compuertas necesarias:
Compuerta Cantidad de
Objetivo NANDs
requeridas
NOT 1 compuerta
AND 2 compuertas
OR 3 compuertas
NOR 4 compuertas
XOR 4 compuertas
(conectadas
en red
cruzada)
XNOR 5 compuertas