Á REA GLOBAL .
4. Proceso de fabricación de un transistor
MOS. Tecnología CMOS básica.
Nerea Laporta Rodriguez
27 de febrero de 2026
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1. I NTRODUCCIÓN
Los transistores son dispositivos electrónicos que se utilizan para amplificar o conmutar
señales eléctricas. Existen dos tipos de transistores: los transistores bipolares y los transis-
tores de efecto campo (FET).
Los transistores MOS (Metal Oxido Semiconductor) o MOSFET (Transistor de Efecto Cam-
po de Semiconductores de Óxido de Metal) o transistores de puerta aislada fueron la evo-
lución lógica de los transistores JFET. Los transistores MOS son controlados por volaje.
Dependiendo del tipo de canal con el que se realicen y de la forma de fabricarles recibie-
ron diferentes nomenclaturas, a saber: NMOS y PMOS para transistores MOS de canal N y
canal P respectivamente; o bien VMOS para los transistores MOS de potencia de estructura
vertical. Existe una conexión particular de transistores NMOS y PMOS conocida como in-
versor CMOS (Complementary MOS).
Actualmente existen otros transistores derivados de los FET’s para aplicaciones de alta ve-
locidad, los MESFET (MEtal Semiconductor) o los transistores de Arseniuro de Galio (GAS-
FET). Otra evolución de los transistores MOS es la BiCMOS. En ella se pretende combi-
nar en un mismo cristal de Silicio transistores bipolares de alta velocidad con transistores
CMOS. Los transistores CMOS se colocan al principio, para mejorar la impedancia de en-
trada y la velocidad de conmutación, mientras que, colocando a la salida los transistores
bipolares podremos manejar cargas con capacidades mayores que si se colocasen CMOS.
1.1. MOS DE A CUMULACIÓN
El transistor MOS debe su nombre a la disposición de los elementos que lo componen. Los
contactos con el exterior se realizan mediante la vaporización de Aluminio (Metal). Éstos
contactos están unidos a un único tipo de material semiconductor N o P (Semiconduc-
tor), que forman los contactos de Drenador y Fuente, que a su vez se encuentran inmersos
en un material que hace de substrato del conjunto, de material contrario al semiconduc-
tor utilizado en los terminales. Por último, los elementos citados se encuentran separados
por una fina capa de dióxido de Silicio (Aislante). El conjunto así formado (Metal-Oxido-
Semiconductor) se le denomina transistor MOS de efecto de campo o MOSFET.
Dependiendo de los materiales utilizados podemos conseguir dos tipos de transistores
MOS, los canal N y los canal P. Entre los terminales de Drenador y Fuente, en el MOSA
(MOS de Acumulación) no existe canal entre drenador y fuente, como sucedía en los tran-
sistores JFET. Por el contrario, existe otro tipo de construcción de transistores MOS que sí
disponen de canal entre estos terminales, éstos son los MOS Deplexión.
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1.1.1. P RINCIPIOS DE OPERACIÓN
Si comenzamos a aplicar una tensión pequeña al terminal de puerta (Gate) del MOS, se co-
mienza a producir una acumulación de cargas entre los terminales de Drenador (Drain) y
Fuente (Source). Si continuamos aumentando paulatinamente esta tensión, los electrones
minoritarios del substrato se comenzarán a acumular junto al aislante (SiO2). Esta acu-
mulación, debido a la diferencia de potencial aplicada, se estratificará en zonas o capas
con diferente concentración de electrones. Llegará un valor de tensión a la cual, la acu-
mulación de electrones sea tal que forme un canal de conducción entre los terminales de
Drenador y Fuente, que hasta ahora no existía. A esta acumulación o capa de portadores
minoritarios se la denomina capa de inversión.
Consideraremos formada la capa de inversión cuando la concentración de electrones en el
canal artificialmente creado es igual a la concentración de huecos del substrato. La tensión
a la que esto ocurre se la denomina threshold voltage o tensión umbral (VTH). Una vez
que hemos creado este canal de conducción entre Drenador-Fuente y, siempre que man-
tengamos la tensión superior a esta VTH, el dispositivo puede funcionar como transistor,
regulando y/o controlando la corriente que circule entre sus terminales. En estas condi-
ciones, si aplicamos una tensión pequeña (VDS « VGS) entre los terminales de Drenador y
Fuente prácticamente no circula corriente entre sus terminales y el canal es uniforme.
Al continuar aumentando la tensión DS aplicada al circuito, el canal se deforma, disminu-
yendo su área. Este caso es similar al comportamiento de un JFET. Es decir, tenemos un
canal creado y con la aplicación de tensión se contrae el canal y tenderá a anularse. Este
canal disminuye proporcionalmente a la tensión aplicada, hasta un punto tal en el que el
canal se contrae totalmente. A este valor de tensión se le denomina pinch off o VDSPO o
de estrangulamiento. A partir de esta tensión, el MOS se comporta como un fuente de co-
rriente. Similar a como sucedía con los JFET. Las curvas que expresan el comportamiento
descrito del MOS son las curvas de Drenador y sus zonas o regiones de funcionamiento; a
saber: corte lineal y saturación.
Si no le aplicamos VGS al MOS, la corriente de drenador que se produce en casi despre-
ciable. En general, sin la VGS no supera la de umbral, el dispositivo no conduce corriente
apreciable. La polarización adecuada para el MOS es, una VGS mayor que la umbral, para
que exista canal creado y, una VDS mayor que cero para que circule corriente de drenador.
La zona lineal del MOS no es tan adecuada para trabajar como la del JFET. Por eso se suele
utilizar el MOS en la zona de corte o la de saturación. En ésta última VGS > VTH y VDS >
VDSPO. En esta zona el MOS se comporta como una fuente de corriente, con una corriente
de drenador prácticamente constante, independiente de la tensión aplicada entre drena-
dor y fuente.
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2. D ISEÑO FÍSICO DE CIRCUITOS MOS
Un dispositivo MOS se fabrica por la superposición de varias capas o layers sobre la super-
ficie base de Silicio. Existen varias técnicas de realización de esta tarea. La más utilizada en
la actualidad es la Litografía. Veamos una introducción de esta técnica de fabricación de
transistores MOS y circuitos integrados en general.
2.1. L ITOGRAFÍA
La litografía es un proceso de fabricación de circuitos integrados que se basa en la transfe-
rencia de un patrón o diseño a una capa de material fotosensible, llamado fotoresistente,
mediante la exposición a la luz. Este proceso se utiliza para crear las diferentes capas y
estructuras necesarias para fabricar transistores MOS y otros dispositivos electrónicos. La
facilidad de fabricación de un MOS es mucho mayor que la de un BJT.
Esta forma de fabricación de los MOS pueden generar componentes indeseados o pará-
sitos del procedimiento en sí mismo. Los más importantes son el diodo en antiparalelo
Drenador-Fuente y los tres efectos capacitivos entre los terminales del transistor, como:
Diodo parásito: Debido al proceso de fabricación de los MOS de enriquecimiento,
entre los terminales de drenador y fuente aparece un diodo indeseado. En realidad el
diodo aparece entre Drenador y Substrato pero, normalmente el Substrato se une al
terminal de Fuente. Este diodo, a pesar de ser un subproducto de la fabricación del
MOS no es perturbador de su funcionamiento, sino todo lo contrario. Ya que, ante
una carga no resistiva, el citado diodo nos mejora el camino de descarga del efecto
inductivo o capacitivo de la misma.
Capacidades parásitas: El transistor MOS se ve afectado por efectos capacitivos en-
tre sus tres terminales, al igual que sucede en el BJT en menor cuantía. Los valores
de estas capacidades se denominan de igual forma que en los JFET, es decir, CDG y
CGS. Por último, existe una capacidad asociada al canal, CDS. Como se aprecia en la
figura precedente, estos efectos capacitivos se deben al proceso de fabricación y son
insoslayables. Los fabricantes suelen medir tres capacidades diferentes a las que aca-
bamos de definir, que son, la capacidad de entrada con la salida en cortocircuito para
corriente alterna, Ciss o capacidad de entrada; la capacidad de salida con la entrada
en corto para corriente alterna, Coss o capacidad de salida y por último, la capacidad
inversa de transferencia o Crss. Los valores típicos de estas capacidades suelen es-
tar entre 15pF y 180pF medidas a 1MHz. Este fenómeno capacitivo del NMOS puede
influir en las características de la tensión de puerta del transistor. Los valores CDG
y CGS pueden afectar negativamente al comportamiento en conmutación del MOS.
Sus consecuencias más efectivas son: • Superar el valor máximo que pueda soportar
el óxido de separación de puerta. Provocando su perforación y estropeando el dispo-
sitivo sin remisión. • Hacer que, incluso estando el transistor cortado, éste entre en
conducción. Ante la aplicación de disparos de puerta del MOS con flancos de subida
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y bajada importantes, se puede producir lo siguiente, ver Figura 7.17: Flanco de subi-
da. Si el valor de tensión aplicado a la puerta supera el valor de la tensión umbral, el
MOS entrará en conducción. Esto bajará la tensión VDS, con lo que el efecto se com-
pensará, cortándose el funcionamiento del transistor. El único inconveniente es la
pérdida disipativa durante el intervalo de conducción. Flanco de bajada. El valor de
tensión aplicado no provocará la conducción del MOS, pero si su valor es excesivo,
puede provocar la perforación del óxido aislante de la puerta del transistor, produ-
ciendo su destrucción. En ambos casos es determinante la resistencia de la fuente
que excita la puerta del transistor MOS, RGATE, cuanto menor sea ésta, menos se no-
tarán los efectos citados. Ya que, ante una resistencia baja, la carga almacenada en los
condensadores tendrá un camino fácil de descarga. Se deberá tener especial cuidado
en la posible existencia de cargas inductivas parásitas en la puerta. Esta circunstan-
cia dará una impedancia equivalente muy alta ante cambios bruscos de la señal de
excitación de puerta.
3. P OLARIZACIÓN DE LOS MOS DE ACUMULACIÓN
Para mejorar la dispersión de características de los MOS, se puede utilizar la polarización
por divisor de tensión, también llamada de cuatro resistencias. En esta configuración, el
terminal de puerta del MOS se conecta a un punto intermedio de un divisor de tensión
formado por dos resistencias, R1 y R2. La resistencia R1 se conecta entre la fuente de ali-
mentación positiva y el terminal de puerta, mientras que la resistencia R2 se conecta entre
el terminal de puerta y tierra.
4. MOS DE D EPLEXIÓN
Como se comentó al principio del presente tema, los transistores MOS se clasifican en dos
grandes familias, los de Acumulación y los que nos ocupan ahora, los de Deplexión. Las
diferencias entre estas dos familias es apreciable desde muchos puntos de vista, el más lla-
mativo es a nivel de funcionamiento. Incluso a nivel de fabricación, es un dispositivo que,
al igual que los transistores JFET, cuenta con un canal entre los terminales de drenador y
fuente, sin ningún tipo de aplicación de tensión entre los terminales. En el apartado cons-
tructivo, dejando a un lado la existencia del citado canal entre drenador y fuente, se parece
bastante a un MOS de acumulación.
Si tuviésemos que enumerar las características más llamativas de un MOS de deplexión
frente a uno de acumulación, podríamos decir:
Posee un canal entre Drenador y Fuente sin aplicación de tensión VGS.
La tensión umbral de funcionamiento, VGS, es negativa para ID nula.
El consumo de entrada, IG, es nulo, al estar la puerta aislada.
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Podremos establecer una circulación de corriente entre drenador y fuente sin aplicar
tensión positiva en la puerta.
Vistas estas características, cabría pensar que nos estamos refiriendo a un dispositivo JFET
más que a un MOS. Y hay un poco de verdad en esto. Al igual que hicimos con los BJT y con
los JFET, vamos aplicar tensiones entre los diferentes terminales del MOS para observar lo
que sucede y, poder dibujar sus curvas características.
Eel MOS de Deplexión posee, en función de la polaridad de la tensión que estemos aplican-
do, dos modos de trabajo. El modo de acumulación, es decir, si aplicamos tensión positiva
a VGS, el canal se refuerza con un mayor número de electrones procedentes del substrato,
pudiendo conducir una mayor corriente. De acuerdo con este comportamiento, podría-
mos decir que, en modo acumulación, el MOS de deplexión se comporta como un MOS de
acumulación y, en modo deplexión el MOS de deplexión se comporta como un JFET.
4.1. P OLARIZACIÓN DE LOS MOS DE DEFLEXIÓN
Debido al comportamiento dual de este tipo de transistores MOS (modo acumulación y
modo deplexión), los circuitos se resolverán de dos formas diferentes. Si el MOS está traba-
jando con una VGS < 0V, se resolverá como si fuese un JFET, con las mismas ecuaciones que
se utilizan para estos dispositivos. Si por contra, la VGS > 0V, se resolverá como si fuese un
MOS de acumulación, utilizando las ecuaciones vistas para ello en apartados anteriores.
5. T ECNOLOGÍA CMOS
La tecnología CMOS (Complementary Metal Oxide Semiconductor) es una tecnología de
fabricación de circuitos integrados que utiliza transistores MOS de canal N y canal P para
crear circuitos digitales. En esta tecnología, los transistores NMOS se utilizan para conducir
corriente cuando la señal de entrada es alta, mientras que los transistores PMOS se utilizan
para conducir corriente cuando la señal de entrada es baja.
La tecnología CMOS es ampliamente utilizada en la fabricación de microprocesadores, me-
morias y otros dispositivos electrónicos debido a su bajo consumo de energía y alta veloci-
dad de conmutación. En un circuito CMOS, cuando un transistor NMOS está conducien-
do, el transistor PMOS correspondiente está apagado, lo que reduce significativamente el
consumo de energía en comparación con otras tecnologías. Además, la tecnología CMOS
permite la integración de un gran número de transistores en un solo chip, lo que ha sido
fundamental para el desarrollo de la electrónica moderna. Debe su nombre a la disposición
de los elementos que lo componen.
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6. T EST : P ROCESO DE FABRICACIÓN DE UN TRANSISTOR
MOS. T ECNOLOGÍA CMOS BÁSICA .
1. ¿Cuál es la estructura básica de un transistor MOSFET de canal n (NMOS)?
a) Sustrato tipo n, difusiones tipo p y puerta metálica.
b) Sustrato tipo p, difusiones tipo n y puerta aislada.
c) Sustrato intrínseco, puerta de silicio y contactos de oro.
d) Sustrato tipo p, difusiones tipo p y puerta de óxido.
2. En tecnología CMOS, el término ”Complementario” se refiere a:
a) El uso de resistencias y condensadores en el mismo chip.
b) La integración de transistores NMOS y PMOS en el mismo sustrato.
c) El uso de dos capas de metalización superpuestas.
d) La combinación de silicio y germanio en el canal.
3. ¿Cuál es el primer paso crítico en la fabricación de un proceso CMOS sobre un sus-
trato tipo p?
a) Formación del pozo n (n-well) para los transistores PMOS.
b) La deposición del primer nivel de metal.
c) El crecimiento del óxido de puerta.
d) La implantación de la fuente y el drenaje.
4. La técnica LOCOS (Local Oxidation of Silicon) se utiliza primordialmente para:
a) Definir la longitud del canal.
b) El aislamiento eléctrico entre dispositivos adyacentes.
c) Reducir la resistencia de los contactos.
d) Dopar el polisilicio de la puerta.
5. ¿Qué material se deposita habitualmente para formar el electrodo de puerta en pro-
cesos CMOS estándar?
a) Aluminio puro.
b) Polisilicio altamente dopado.
c) Nitruro de silicio.
d) Cobre electrolítico.
6. En el proceso de ”puerta auto-alineada”, ¿qué actúa como máscara para la implanta-
ción de fuente y drenaje?
a) El fotorresistente de la máscara activa.
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b) La propia estructura de la puerta (stack de puerta).
c) El nitruro de silicio de campo.
d) El óxido de pasivación final.
7. ¿Qué función tienen los ”spacers” (espaciadores) de nitruro en los laterales de la
puerta?
a) Aumentar la capacitancia de puerta.
b) Facilitar la formación de extensiones de unión ligeramente dopadas (LDD).
c) Servir de espejo para la litografía UV.
d) Evitar que el silicio se oxide durante el proceso térmico.
8. El proceso de ”salicidación” (Self-Aligned Silicide) se realiza para:
a) Aumentar el umbral de tensión del transistor.
b) Reducir la resistencia de contacto en puerta, fuente y drenaje.
c) Crear el aislamiento por zanja profunda (deep trench).
d) Eliminar el efecto latch-up.
9. ¿Cuál es la principal ventaja de la tecnología STI (Shallow Trench Isolation) frente a
LOCOS?
a) Menor coste de fabricación.
b) Eliminación del efecto ”pico de pájaro” (bird’s beak) y mayor densidad.
c) No requiere grabado seco.
d) Se puede realizar a temperatura ambiente.
10. El efecto ”Latch-up” en circuitos CMOS es causado por:
a) La rotura dieléctrica del óxido de puerta.
b) La activación de transistores bipolares parásitos (PNPN).
c) Un exceso de temperatura en el encapsulado.
d) La electromigración en las pistas de aluminio.
11. Para fabricar un transistor PMOS en un sustrato tipo p, es imprescindible:
a) Realizar un grabado de silicio por plasma.
b) Crear una zona de dopaje opuesto llamada pozo n (n-well).
c) Usar una puerta de oro.
d) No usar óxido de puerta.
12. El óxido de puerta (gate oxide) suele crecer mediante:
a) Oxidación térmica seca para obtener máxima calidad y control de espesor.
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b) Sputtering de cuarzo.
c) Inmersión en ácido nítrico.
d) Evaporación por haz de electrones.
13. ¿Qué parámetro determina principalmente el espesor del óxido de puerta crecido
térmicamente?
a) La presión del gas argón.
b) El tiempo y la temperatura en el horno de oxidación.
c) El ángulo de incidencia de los iones.
d) La velocidad de rotación del spin-coater.
14. En la metalización con aluminio, se suele añadir una pequeña cantidad de silicio
para:
a) Mejorar la conductividad eléctrica.
b) Evitar la formación de ”spikes” que cortocircuiten las uniones.
c) Que el metal sea más brillante para la inspección.
d) Reducir el peso del chip.
15. La implantación del ”threshold voltage adjust” sirve para:
a) Aumentar la velocidad del bus de datos.
b) Ajustar con precisión el valor de la tensión umbral (Vt h ).
c) Limpiar la superficie de la oblea antes de la litografía.
d) Definir el área de los pads de conexión.
16. ¿Qué tipo de grabado se utiliza para abrir las ventanas de contacto en el dieléctrico
inter-metal?
a) Grabado húmedo con KOH.
b) Grabado seco anisótropo (RIE).
c) Grabado manual con diamante.
d) No se graban, se depositan con máscara de sombra.
17. El siliciuro de titanio (T i Si 2 ) se forma habitualmente mediante:
a) Deposición química en fase gaseosa.
b) Reacción térmica entre titanio metálico y silicio.
c) Implantación iónica de titanio.
d) Crecimiento epitaxial.
18. ¿Qué es el ”channel stop” en tecnología CMOS?
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a) Un dopaje adicional bajo el óxido de campo para evitar canales parásitos.
b) Un interruptor que apaga el chip.
c) El final físico de la oblea.
d) Una capa de metal que frena los electrones.
19. En el BEOL (Back-End Of Line), el ”Tungsten plug” se usa para:
a) Rellenar los contactos y vías de pequeño diámetro.
b) Fabricar la puerta del transistor.
c) Crear el sustrato SOI.
d) Actuar como fusible de seguridad.
20. La técnica CMP (Chemical Mechanical Polishing) es vital en CMOS para:
a) Limpiar el fotorresistente.
b) Lograr una planaridad extrema necesaria para litografías multinivel.
c) Grabar el silicio en profundidad.
d) Dopar la oblea por fricción.
21. ¿Qué gas es el precursor típico para la deposición de polisilicio por LPCVD?
a) Oxígeno.
b) Silano (Si H4 ).
c) Argón.
d) Cloro.
22. El aislamiento por pozo doble (Twin-well) permite:
a) Optimizar de forma independiente los transistores NMOS y PMOS.
b) Usar la mitad de máscaras.
c) Que el chip sea sumergible.
d) Duplicar la memoria caché.
23. ¿Qué técnica se usa para rellenar las zanjas en un proceso STI?
a) Deposición de óxido mediante HDP-CVD (High Density Plasma).
b) Crecimiento epitaxial de silicio.
c) Serigrafía de pasta de vidrio.
d) Electrodeposición de cobre.
24. ¿Cuál es la función de la capa de barrera ([Link]. TiN) en los contactos?
a) Mejorar la transparencia del dispositivo.
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b) Prevenir la difusión del metal hacia el silicio y mejorar adhesión.
c) Actuar como fotorresistente negativo.
d) Enfriar el chip durante su funcionamiento.
25. El proceso de ”well drive-in” consiste en:
a) Un tratamiento térmico largo para difundir los dopantes del pozo en profundi-
dad.
b) Meter las obleas en el camión de transporte.
c) Un grabado rápido del óxido de sacrificio.
d) La limpieza final con agua desionizada.
26. ¿Qué significa el término ”Fan-out” en el contexto de integración?
a) El número de puertas lógicas que puede excitar una salida.
b) La velocidad del ventilador de la sala blanca.
c) El ángulo de salida de los iones en el RIE.
d) El proceso de estirado de los cables de oro.
27. En la integración CMOS, ¿qué es el ”Silicide blocking”?
a) Un error de fabricación que impide el contacto.
b) Una máscara que evita la formación de siliciuro en zonas donde se desean re-
sistencias.
c) Una técnica para hacer los transistores más lentos.
d) Un filtro óptico para la cámara SEM.
28. El óxido de campo (field oxide) grueso sirve para:
a) Proteger el chip de la humedad ambiental.
b) Aislar eléctricamente los dispositivos y reducir capacidades parásitas.
c) Reflejar la luz en los sensores de imagen.
d) Aumentar el peso de la oblea.
29. ¿Qué ventaja ofrece el cobre frente al aluminio en las interconexiones?
a) Se puede grabar fácilmente por vía húmeda.
b) Menor resistividad y mejor resistencia a la electromigración.
c) No requiere capas de barrera.
d) Es más barato de procesar.
30. El proceso ”Electroplating” se usa en CMOS principalmente para:
a) Depositar el cobre en las estructuras damascene.
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b) Crecer el óxido de puerta.
c) Limpiar las impurezas metálicas.
d) Dopar el silicio con fósforo.
31. ¿Qué es un sustrato epitaxial?
a) Una oblea con una capa monocristalina de alta pureza crecida sobre ella.
b) Un sustrato de plástico flexible.
c) Una oblea que ha sido grabada por ambas caras.
d) Un material cerámico para alta temperatura.
32. La ”región de vaciamiento” (depletion region) en un MOS se forma:
a) Al aplicar una tensión en la puerta que aleja los portadores mayoritarios.
b) Al fundir el silicio con un láser.
c) Durante el empaquetado final.
d) En el proceso de corte de la oblea.
33. El término ”Body Effect” se refiere a:
a) La variación de la tensión umbral con la tensión del sustrato.
b) El peso físico del transistor.
c) La dilatación térmica del encapsulado.
d) La forma estética del chip.
34. ¿Cuál es la función del nitruro de silicio en el proceso LOCOS?
a) Actuar como máscara de oxidación (barrera al oxígeno).
b) Ser el conductor de la puerta.
c) Actuar como fotorresistente para UV profundo.
d) Aumentar la velocidad de los electrones.
35. En la implantación iónica, la ”dosis” se mide en:
a) i ones/cm 2 .
b) kg /m 3 .
c) V ol t i os/met r o.
d) Amper i os/seg und o.
36. ¿Qué es la ”tensión de umbral” (Vt h ) de un MOSFET?
a) La tensión máxima que soporta el metal antes de fundirse.
b) La tensión de puerta mínima para crear un canal de conducción.
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c) La tensión de red eléctrica de la fábrica.
d) El voltaje de ruptura del diodo de protección.
37. El grabado de ”espaciadores” (spacers) es un proceso:
a) De grabado húmedo isótropo.
b) De grabado seco altamente anisótropo sin máscara (blanket etch).
c) De pulido mecánico.
d) De sublimación térmica.
38. ¿Qué técnica de deposición se usa habitualmente para el dieléctrico ILD (Inter-Layer
Dielectric)?
a) PECVD.
b) Oxidación térmica a 1100°C.
c) Sputtering de oro.
d) Evaporación térmica.
39. La técnica de ”Dual-Work Function Gate” en CMOS usa:
a) Diferentes dopajes en la puerta para NMOS y PMOS para optimizar Vt h .
b) Dos baterías diferentes.
c) Puertas que se abren y cierran mecánicamente.
d) Silicio y aire como aislantes.
40. ¿Qué problema resuelve el uso de ”High-k dielectrics” en nodos avanzados?
a) La corriente de túnel (fugas) a través de óxidos de puerta muy delgados.
b) El alto coste del cobre.
c) La baja resolución de las lentes.
d) La fragilidad de las obleas de 300 mm.
41. La limpieza ”RCA 1” (SC-1) se compone de:
a) Mezcla de N H4OH , H2O 2 y H2O.
b) Ácido fluorhídrico puro.
c) Acetona comercial.
d) Agua con jabón.
42. El ”V-groove” es una estructura típica de:
a) Procesos CMOS de última generación.
b) Tecnologías de potencia o sensores mediante grabado anisotrópico del silicio.
c) Memorias SRAM estáticas.
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d) Microprocesadores de bajo consumo.
43. ¿Cuál es el último paso de fabricación antes de las pruebas eléctricas finales?
a) Deposición de la capa de pasivación y apertura de pads.
b) Limpieza RCA estándar.
c) Crecimiento del óxido de sacrificio.
d) Implantación del canal.
44. Una oblea ”flat” o muesca (notch) sirve para:
a) Identificar la orientación cristalográfica y el tipo de dopaje.
b) Sujetar la oblea con las pinzas manuales.
c) Disipar el calor durante la oxidación.
d) Evitar que la oblea vibre en el reactor.
45. En procesos nanométricos, el uso de ”Low-k dielectrics” busca:
a) Aumentar la resistencia mecánica del chip.
b) Reducir las capacidades parásitas entre líneas de metal y el retraso RC.
c) Hacer el chip más barato.
d) Sustituir al silicio como sustrato.
46. ¿Qué técnica permite medir el perfil de dopantes tras una difusión?
a) SIMS (Secondary Ion Mass Spectrometry).
b) Microscopía óptica convencional.
c) Pesaje de precisión.
d) Difracción de rayos X.
47. El concepto de ”Dual Damascene” permite:
a) Fabricar dos transistores en el espacio de uno.
b) Formar simultáneamente la vía y la línea de interconexión de cobre.
c) Usar dos tipos de silicio diferentes.
d) Grabar el silicio por ambas caras de la oblea.
48. ¿Qué es el ”Contact Etch Stop Layer” (CESL)?
a) Una capa de nitruro que induce estrés para mejorar la movilidad de los porta-
dores.
b) Un error en el grabado de los contactos.
c) El final de la línea de producción.
d) Una máscara de oro para litografía de rayos X.
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49. El ”Short Channel Effect” se mitiga en la integración mediante:
a) La formación de uniones poco profundas y dopaje de halo.
b) El uso de fotorresistente más grueso.
c) El aumento de la temperatura de funcionamiento.
d) El uso de obleas de menor diámetro.
50. La metalización por ”Evaporación” se diferencia del ”Sputtering” en que:
a) El sputtering tiene mejor cobertura de escalón (step coverage).
b) La evaporación es un proceso químico.
c) El sputtering no requiere vacío.
d) La evaporación es solo para polímeros.
51. En un proceso CMOS de 3 capas de metal, el dieléctrico entre metal 1 y metal 2 se
llama:
a) IMD1 (Inter-Metal Dielectric).
b) Óxido de puerta.
c) Nitruro de campo.
d) Resina de protección.
52. El ”Post-Exposure Bake” (PEB) en fotolitografía sirve para:
a) Reducir las ondas estacionarias en el fotorresistente.
b) Fundir el silicio.
c) Pegar la oblea al soporte.
d) Limpiar los gases de la cámara.
53. La ”Selectividad” de un grabado se define como:
a) El cociente entre la tasa de grabado del material a eliminar y la del material que
debe permanecer.
b) La velocidad máxima del plasma.
c) El precio de los reactivos químicos.
d) El número de obleas procesadas por hora.
e)
54. ¿Qué es el ”Annealing” tras la implantación?
a) Un proceso térmico para activar dopantes y restaurar la red cristalina.
b) Un grabado con ácidos fuertes.
c) Un tipo de fotografía electrónica.
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d) El enfriamiento en nitrógeno líquido.
55. Un transistor MOSFET es un dispositivo controlado por:
a) Campo eléctrico (tensión).
b) Corriente de base.
c) Calor ambiental.
d) Presión mecánica.
56. El ”Antireflective Coating” (ARC) se usa para:
a) Evitar reflejos indeseados durante la exposición litográfica.
b) Que el chip se vea negro.
c) Proteger contra rayos X.
d) Aumentar la potencia del láser.
57. ¿Qué material se usa habitualmente para las ”vías” de interconexión en procesos de
aluminio?
a) Tungsteno (W).
b) Vidrio.
c) Aire.
d) Fotorresistente.
58. ¿Qué es la ”Capacidad de Puerta”?
a) La capacidad formada por el electrodo de puerta, el óxido y el canal.
b) El número de electrones que caben en el cable.
c) La resistencia al paso del agua.
d) El tamaño físico de la puerta.
59. El ”Latch-up” se previene en el diseño mediante:
a) El uso de anillos de guarda (guard rings) y sustratos epitaxiales.
b) El uso de cables más largos.
c) La reducción del número de transistores.
d) El aumento de la humedad de la sala.
60. ¿Cuál es la principal diferencia entre un transistor NMOS y uno PMOS en cuanto a
portadores?
a) En el NMOS son electrones y en el PMOS son huecos.
b) No hay diferencia.
c) El NMOS no tiene portadores.
d) El PMOS usa iones metálicos.
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H OJA DE R ESPUESTAS
1. b) 21. b) 41. a)
2. b) 22. a) 42. b)
3. a) 23. a) 43. a)
4. b) 24. b) 44. a)
5. b) 25. a) 45. b)
6. b) 26. a) 46. a)
7. b) 27. b) 47. b)
8. b) 28. b) 48. a)
9. b) 29. b) 49. a)
10. b) 30. a) 50. a)
11. b) 31. a) 51. a)
12. a) 32. a) 52. a)
13. b) 33. a) 53. a)
14. b) 34. a) 54. a)
15. b) 35. a) 55. a)
16. b) 36. b) 56. a)
17. b) 37. b) 57. a)
18. a) 38. a) 58. a)
19. a) 39. a) 59. a)
20. b) 40. a) 60. a)
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